JPH0634353B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0634353B2 JPH0634353B2 JP58079633A JP7963383A JPH0634353B2 JP H0634353 B2 JPH0634353 B2 JP H0634353B2 JP 58079633 A JP58079633 A JP 58079633A JP 7963383 A JP7963383 A JP 7963383A JP H0634353 B2 JPH0634353 B2 JP H0634353B2
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- circuit
- signal
- signal voltage
- preamplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は動作速度が速く占有面積の小さい信号電圧検出
回路を有する半導体記憶装置に関するものである。
回路を有する半導体記憶装置に関するものである。
従来、この種の半導体記憶装置は、１トランジスタ形ダ
イナミックＭＯＳＲＡＭを例にとると第１図のように構
成されていた。第１図において、１は記憶セル、２は信
号線、３は信号増幅回路、４は信号線２のプリチヤージ
回路４−１およびリフレツシユ用回路４−２、５はデー
タ入出力回路で、３および４の部分で信号電圧検出回路
を構成している。半導体記憶装置には、このほかにアド
レス回路、各種制御回路等が具備されているが、こゝで
省略してある。
イナミックＭＯＳＲＡＭを例にとると第１図のように構
成されていた。第１図において、１は記憶セル、２は信
号線、３は信号増幅回路、４は信号線２のプリチヤージ
回路４−１およびリフレツシユ用回路４−２、５はデー
タ入出力回路で、３および４の部分で信号電圧検出回路
を構成している。半導体記憶装置には、このほかにアド
レス回路、各種制御回路等が具備されているが、こゝで
省略してある。
第１図では、選択された記憶セルの情報によつて信号線
２の電圧が高電圧状態と低電圧状態の２値をとり得る。
この２状態を基準電圧VRと比較することにより増幅回路
３で検出増幅し、入出力回路５を通してデータとして外
部へ読出す。ここで信号線２の高電圧と低電圧との差を
信号電圧と呼ぶことにする。増幅回路３ではクロツクφ
D1により信号電圧をゆるやかに増幅し、次いでφD2によ
り高速に増幅を行う。この信号電圧は、１トランジスタ
形ＲＡＭでは、記憶セル１の容量CSと信号線２の容量CB
との比CB／CSによつて決まり、CB／CSが小さい程、大き
い信号電圧が得られる。大容量化が進むと記憶セル面積
が減少しCSが小さくなるため、信号電圧が減少する。従
つて、信号電圧検出回路は、小さい信号電圧を誤動作な
く増幅できる構成とする必要がある。信号電圧検出回路
に対しては、検出可能最小信号電圧は小さく、動作速度
は速いことが要求されるが、一般にこの２つは相反する
関係にある。このため、第１図の構成では、大容量化が
進むと検出可能な最小信号電圧が小さくなり、動作時間
が非常に長くなるという問題点があつた。
２の電圧が高電圧状態と低電圧状態の２値をとり得る。
この２状態を基準電圧VRと比較することにより増幅回路
３で検出増幅し、入出力回路５を通してデータとして外
部へ読出す。ここで信号線２の高電圧と低電圧との差を
信号電圧と呼ぶことにする。増幅回路３ではクロツクφ
D1により信号電圧をゆるやかに増幅し、次いでφD2によ
り高速に増幅を行う。この信号電圧は、１トランジスタ
形ＲＡＭでは、記憶セル１の容量CSと信号線２の容量CB
との比CB／CSによつて決まり、CB／CSが小さい程、大き
い信号電圧が得られる。大容量化が進むと記憶セル面積
が減少しCSが小さくなるため、信号電圧が減少する。従
つて、信号電圧検出回路は、小さい信号電圧を誤動作な
く増幅できる構成とする必要がある。信号電圧検出回路
に対しては、検出可能最小信号電圧は小さく、動作速度
は速いことが要求されるが、一般にこの２つは相反する
関係にある。このため、第１図の構成では、大容量化が
進むと検出可能な最小信号電圧が小さくなり、動作時間
が非常に長くなるという問題点があつた。
これを解決するため、従来は信号線を分割して各々に信
号電圧検出回路を設けるという構成が考えられている。
第２図はその構成例を示したもので、信号線２を４分割
した例である。第２図において、どの信号線を選ぶかは
スイツチ回路６によつて制御される。この構成ではCBが
減少するため信号電圧が大きくなり、信号電圧検出回路
の検出可能最小電圧に対する要求が緩和され、その分、
高速な信号電圧検出回路が構成できる。しかし、この場
合には、個々の信号電圧検出回路の面積は第１図に比べ
て小さくなるが、信号電圧検出回路の個数が増大し、特
に大容量化により分割数が大きくなるのつれて、信号電
圧検出回路のトランジスタ数が比例して増大していくと
いう欠点がある。
号電圧検出回路を設けるという構成が考えられている。
第２図はその構成例を示したもので、信号線２を４分割
した例である。第２図において、どの信号線を選ぶかは
スイツチ回路６によつて制御される。この構成ではCBが
減少するため信号電圧が大きくなり、信号電圧検出回路
の検出可能最小電圧に対する要求が緩和され、その分、
高速な信号電圧検出回路が構成できる。しかし、この場
合には、個々の信号電圧検出回路の面積は第１図に比べ
て小さくなるが、信号電圧検出回路の個数が増大し、特
に大容量化により分割数が大きくなるのつれて、信号電
圧検出回路のトランジスタ数が比例して増大していくと
いう欠点がある。
本発明は、これらの欠点を除去するため、信号線を分割
してプリアンプを分割単位毎に設けると共に、この分割
した信号線を電気的スイッチで直列に接続して、メイン
アンプ、プリチャージ回路、リフレッシュ回路等の共用
化を図ることにある。
してプリアンプを分割単位毎に設けると共に、この分割
した信号線を電気的スイッチで直列に接続して、メイン
アンプ、プリチャージ回路、リフレッシュ回路等の共用
化を図ることにある。
第３図は本発明の一実施例にあつて、こゝでは信号線を
２−１〜２−５に分割し、繰返単位回路９が４個接続さ
れる例を示す。各繰返単位回路９は複数個の記憶セル
１、増幅回路（プリアンプ）３−１及び信号線を断続す
るスイツチ７で構成される。８はクロツクφD1をいずれ
かのプリアンプ３−１に伝えるためのスイツチで、φX
はその制御信号である。３−２はメインアンプであり、
プリアンプ３−１と該メインアンプで第２図の増幅回路
３に相当する。
２−１〜２−５に分割し、繰返単位回路９が４個接続さ
れる例を示す。各繰返単位回路９は複数個の記憶セル
１、増幅回路（プリアンプ）３−１及び信号線を断続す
るスイツチ７で構成される。８はクロツクφD1をいずれ
かのプリアンプ３−１に伝えるためのスイツチで、φX
はその制御信号である。３−２はメインアンプであり、
プリアンプ３−１と該メインアンプで第２図の増幅回路
３に相当する。
次に第４図の波形図を参照して第３図の動作を説明す
る。はじめにφCを高レベルにして、各繰返単位回路９
のスイツチ７をオン状態とし、各信号線２−１〜２−５
を共通のプリチヤージ回路４−１でプリチヤージする。
その後φCを低レベルにして各スイツチ７をオフとす
る。次に、４つの繰返単位回路９に属する記憶セル１の
中から、ただ一つの記憶セルが選択されて、信号電圧が
信号線２−ｉ（ただし、ｉ＝１〜４）に現われ、選択し
た記憶セルの属する信号線２−ｉに設けられたプリアン
プ３−１を駆動するクロツクφD1がスイツチ８により活
性化されることにより、検出増幅動作が開始される。次
に各スイツチ７がオンとなり、メインアンプ３−２でさ
らに増幅され、入出力回路５を通してデータが読出され
る。
る。はじめにφCを高レベルにして、各繰返単位回路９
のスイツチ７をオン状態とし、各信号線２−１〜２−５
を共通のプリチヤージ回路４−１でプリチヤージする。
その後φCを低レベルにして各スイツチ７をオフとす
る。次に、４つの繰返単位回路９に属する記憶セル１の
中から、ただ一つの記憶セルが選択されて、信号電圧が
信号線２−ｉ（ただし、ｉ＝１〜４）に現われ、選択し
た記憶セルの属する信号線２−ｉに設けられたプリアン
プ３−１を駆動するクロツクφD1がスイツチ８により活
性化されることにより、検出増幅動作が開始される。次
に各スイツチ７がオンとなり、メインアンプ３−２でさ
らに増幅され、入出力回路５を通してデータが読出され
る。
第３図の構成では、信号電圧の検出増幅動作時に信号線
がスイツチ７によつて分離されているため、実効信号線
容量CB′が小さくなり、従つて信号電圧が大きく、高感
度化のための複雑な構成をとる必要がなく、動作の高速
化がはかれる。スイツチ７がオンとなるときには、実効
信号線容量は４CB′と大きくなるが、この時には信号電
圧は充分増幅されており、メインアンプ３−２の動作も
高速に行うことができる。又、図に示すように、信号電
圧検出回路は、一部は分散配置であるが、他は共通であ
るため、面積は第２図の構成に比べて小さくなつてい
る。従つて、高速な増幅動作を小面積の回路で実現する
ことが可能となる。
がスイツチ７によつて分離されているため、実効信号線
容量CB′が小さくなり、従つて信号電圧が大きく、高感
度化のための複雑な構成をとる必要がなく、動作の高速
化がはかれる。スイツチ７がオンとなるときには、実効
信号線容量は４CB′と大きくなるが、この時には信号電
圧は充分増幅されており、メインアンプ３−２の動作も
高速に行うことができる。又、図に示すように、信号電
圧検出回路は、一部は分散配置であるが、他は共通であ
るため、面積は第２図の構成に比べて小さくなつてい
る。従つて、高速な増幅動作を小面積の回路で実現する
ことが可能となる。
第５図は本発明の他の実施例であつて、第３図との相違
は、各繰返単位回路９に配置するプリアンプ３−１′に
Ｐチヤネルトランジスタを用い、プリセンス動作とリフ
レツシユ用のアクテイブリストア（第３図ではリフレツ
シユ回路４−２で行つている）動作とを兼用しているこ
とである。この場合φD1は極性が逆のクロツクとなる。
は、各繰返単位回路９に配置するプリアンプ３−１′に
Ｐチヤネルトランジスタを用い、プリセンス動作とリフ
レツシユ用のアクテイブリストア（第３図ではリフレツ
シユ回路４−２で行つている）動作とを兼用しているこ
とである。この場合φD1は極性が逆のクロツクとなる。
第６図は本発明の他の実施例であり、こゝでは第３図の
繰返単位回路９に相当する部分(9)′のみを示してい
る。即ち、第６図は繰返単位回路９′を２つ並べ、一方
の繰返単位回路のクロツクφC1とφC2を入れかえること
により、信号線を４分割構成とした例である。本構成で
は２つの記憶セル群が１つのプリアンプ３−１を共有し
ているため、第３図に比べてプリアンプ３−１の個数が
半分ですむという利点がある。ただしこの場合、第３図
のφCに相当するクロツクのかわりにφC1，φC2のふた
つのクロツクが必要となる。第６図で左側の記憶セル群
に属する記憶セルが選ばれたときのクロツクの波形を第
７図に示す。動作は、記憶セル１の一つが選ばれた後、
φCが立上がつてプリアンプ３−１に信号電圧を発生
し、φD1によつて該信号電圧を増幅する。次いでφC2を
立上げたのち、メインアンプ駆動クロツクφD2（第６図
には図示せず）により増幅動作を完了する。
繰返単位回路９に相当する部分(9)′のみを示してい
る。即ち、第６図は繰返単位回路９′を２つ並べ、一方
の繰返単位回路のクロツクφC1とφC2を入れかえること
により、信号線を４分割構成とした例である。本構成で
は２つの記憶セル群が１つのプリアンプ３−１を共有し
ているため、第３図に比べてプリアンプ３−１の個数が
半分ですむという利点がある。ただしこの場合、第３図
のφCに相当するクロツクのかわりにφC1，φC2のふた
つのクロツクが必要となる。第６図で左側の記憶セル群
に属する記憶セルが選ばれたときのクロツクの波形を第
７図に示す。動作は、記憶セル１の一つが選ばれた後、
φCが立上がつてプリアンプ３−１に信号電圧を発生
し、φD1によつて該信号電圧を増幅する。次いでφC2を
立上げたのち、メインアンプ駆動クロツクφD2（第６図
には図示せず）により増幅動作を完了する。
こゝで、第２図と第６図とでトランジスタ数Ｎを比較し
てみる。スイツチ６のトランジスタ数を４、プリアンプ
選択用スイツチ８′のトランジスタ数を２として、記憶
セルを除外して考え、信号線をｎ分割した場合、第２図
の従来例ではＮ＝６ｎ＋５、第６図の実施例ではＮ＝３
ｎ＋10（リフレツシユ回路、プリチヤージ回路、メイン
アンプを含む）であり、ｎ＝８では53対34、ｎ＝16では
101 対58となる。これにより分割数が大きくなるにつれ
て、素子数で約1/2となり、従来形に比べて大幅な面積
の低減化が図れることがわかる。
てみる。スイツチ６のトランジスタ数を４、プリアンプ
選択用スイツチ８′のトランジスタ数を２として、記憶
セルを除外して考え、信号線をｎ分割した場合、第２図
の従来例ではＮ＝６ｎ＋５、第６図の実施例ではＮ＝３
ｎ＋10（リフレツシユ回路、プリチヤージ回路、メイン
アンプを含む）であり、ｎ＝８では53対34、ｎ＝16では
101 対58となる。これにより分割数が大きくなるにつれ
て、素子数で約1/2となり、従来形に比べて大幅な面積
の低減化が図れることがわかる。
以上説明したように、本発明の半導体記憶装置によれ
ば、複数個の記憶セルが接続されて、その選択された記
憶セルの記憶情報を信号電圧として取り出す信号線を分
割したので、実効信号線容量が小さくなり、したがっ
て、信号電圧が大きくなり、高速な信号電圧増幅動作を
行える利点がある。また、増幅回路をプリアンプとメイ
ンアンプの２段構成とし、プリアンプのみ分割した信号
線ごとに設け、メインアンプは共通化したので、全体と
して高速な増幅動作を小面積の回路で実現することが可
能となる。
ば、複数個の記憶セルが接続されて、その選択された記
憶セルの記憶情報を信号電圧として取り出す信号線を分
割したので、実効信号線容量が小さくなり、したがっ
て、信号電圧が大きくなり、高速な信号電圧増幅動作を
行える利点がある。また、増幅回路をプリアンプとメイ
ンアンプの２段構成とし、プリアンプのみ分割した信号
線ごとに設け、メインアンプは共通化したので、全体と
して高速な増幅動作を小面積の回路で実現することが可
能となる。
第１図及び第２図は従来の半導体記憶装置の構成例を示
す図、第３図は本発明の一実施例を示す図、第４図は第
３図の動作を説明するための信号波形図、第５図及び第
６図は本発明の他の実施例を示す図、第７図は第６図の
動作を説明するための信号波形図である。 １……記憶セル、２……信号線、３……増幅回路、３−
１……プリアンプ、３−２……メインアンプ、４−１…
…プリチヤージ回路、４−２……リフレツシユ回路、５
……入出力回路、６……スイツチ（信号線選択）、７…
…スイツチ（分割信号線接続）、８……スイツチ（プリ
アンプ）、９……繰返単位回路。
す図、第３図は本発明の一実施例を示す図、第４図は第
３図の動作を説明するための信号波形図、第５図及び第
６図は本発明の他の実施例を示す図、第７図は第６図の
動作を説明するための信号波形図である。 １……記憶セル、２……信号線、３……増幅回路、３−
１……プリアンプ、３−２……メインアンプ、４−１…
…プリチヤージ回路、４−２……リフレツシユ回路、５
……入出力回路、６……スイツチ（信号線選択）、７…
…スイツチ（分割信号線接続）、８……スイツチ（プリ
アンプ）、９……繰返単位回路。
Claims (1)
- 【請求項１】複数個の記憶セルと、前記複数個の記憶セ
ルに接続され、選択された記憶セルの記憶情報を信号電
圧として取り出す信号線と、前記信号線に接続された少
なくとも増幅回路、プリチャージ回路とを有する半導体
記憶装置において、 前記増幅回路をプリアンプとメインアンプの２段構成と
し、且つ、前記信号線を分割し、 前記分割した信号線に含まれる記憶セル群毎に前記プリ
アンプを設けると共に、前記分割した信号線をスイッチ
回路を介して直列に接続し、該信号線に前記複数個の記
憶セルに共通の前記メインアンプおよびプリチャージ回
路を接続してなる半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58079633A JPH0634353B2 (ja) | 1983-05-07 | 1983-05-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58079633A JPH0634353B2 (ja) | 1983-05-07 | 1983-05-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59207087A JPS59207087A (ja) | 1984-11-24 |
| JPH0634353B2 true JPH0634353B2 (ja) | 1994-05-02 |
Family
ID=13695484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58079633A Expired - Lifetime JPH0634353B2 (ja) | 1983-05-07 | 1983-05-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0634353B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910002027B1 (ko) * | 1988-05-13 | 1991-03-30 | 삼성전자 주식회사 | 데코딩에 의한 입출력라인의 분할방식 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601710B2 (ja) * | 1979-09-03 | 1985-01-17 | 株式会社日立製作所 | 半導体メモリ |
-
1983
- 1983-05-07 JP JP58079633A patent/JPH0634353B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59207087A (ja) | 1984-11-24 |
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