JPH0634355B2 - デイジツト線バランスレベル補正方法 - Google Patents
デイジツト線バランスレベル補正方法Info
- Publication number
- JPH0634355B2 JPH0634355B2 JP62016515A JP1651587A JPH0634355B2 JP H0634355 B2 JPH0634355 B2 JP H0634355B2 JP 62016515 A JP62016515 A JP 62016515A JP 1651587 A JP1651587 A JP 1651587A JP H0634355 B2 JPH0634355 B2 JP H0634355B2
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- JP
- Japan
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- digit line
- level
- capacitance
- digit
- correction method
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- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は1/2Ｖccプリチャージ方式で採用したMOS メモ
リデバイスにおけるディジット線のバランスレベル補正
方法に関する。
リデバイスにおけるディジット線のバランスレベル補正
方法に関する。
1/2Ｖccプリチャージ方式を採用したMOS メモリデバイ
スにおいて、メモリセルの“H”側のレベルのリークお
よびα線の影響等を考慮すると、1/2Ｖccプリチャージ
レベルは、正しい1/2Ｖccレベルより若干低く設定した
方が“H”，“L”に対するセンスマージンのバランスを
とる上で良い。
スにおいて、メモリセルの“H”側のレベルのリークお
よびα線の影響等を考慮すると、1/2Ｖccプリチャージ
レベルは、正しい1/2Ｖccレベルより若干低く設定した
方が“H”，“L”に対するセンスマージンのバランスを
とる上で良い。
従来、この補正には第３図に示すような方式が用いられ
てきた。この方式ではダミーワード線 DWL1 ， DWL2 を
設け、それをディジット線DL，▲▼との間に容量を
入れている。
てきた。この方式ではダミーワード線 DWL1 ， DWL2 を
設け、それをディジット線DL，▲▼との間に容量を
入れている。
第４図はその動作波形図である。以下セルが“H”の場
合について説明する。まず、プリチャージ信号φＰが
“L”になり、つづいてワード線WLが立上がる。これに
随伴してメモリセルが接続されたディジット線▲▼
とは反対側のディジット線DLに容量で繋ったダミーワー
ド線 DWL1 が立下がる。すると、カップリングによりこ
の“L”側のディジット線DLのレベルは1/2Ｖccから少し
レベルダウンする。この補正により劣化するセル“H”
側のセンスマージンが改善される。
合について説明する。まず、プリチャージ信号φＰが
“L”になり、つづいてワード線WLが立上がる。これに
随伴してメモリセルが接続されたディジット線▲▼
とは反対側のディジット線DLに容量で繋ったダミーワー
ド線 DWL1 が立下がる。すると、カップリングによりこ
の“L”側のディジット線DLのレベルは1/2Ｖccから少し
レベルダウンする。この補正により劣化するセル“H”
側のセンスマージンが改善される。
上述した従来のディジット線バランスレベル補正方法
は、ダミーワード線を付加し、これとディジット線との
間に容量カップリングを入れているために、ダミーワー
ド線を通してディジット線同志のカップリングを実質的
に強化したことになり、このためセンス動作時に注目デ
ィジット線が他のディジット線からのノイズを強く受け
ることになるという欠点がある。
は、ダミーワード線を付加し、これとディジット線との
間に容量カップリングを入れているために、ダミーワー
ド線を通してディジット線同志のカップリングを実質的
に強化したことになり、このためセンス動作時に注目デ
ィジット線が他のディジット線からのノイズを強く受け
ることになるという欠点がある。
本発明のディジット線バランスレベル補正方法は、プリ
チャージ期間中にディジット線対を短絡すると共に外部
容量を接続し、容量分割により1/2Ｖccレベルを補正す
るものである。
チャージ期間中にディジット線対を短絡すると共に外部
容量を接続し、容量分割により1/2Ｖccレベルを補正す
るものである。
ディジット線対がトランジスタにより短絡されるためデ
ィジット線が他のディジット線のノイズを受けることが
ない。
ィジット線が他のディジット線のノイズを受けることが
ない。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のディジット線バランスレベル補正方法
が適用されたMOS メモリデバイスの一実施例の回路図で
ある。
が適用されたMOS メモリデバイスの一実施例の回路図で
ある。
ディジット線DL,▲▼にはディジット線DL，▲
▼をそれぞれ外部容量Ｃ21と接続するためのトランジス
タＱ22，Ｑ23が接続され、ディジット線DL，▲▼間
にはディジット線バランス用トランジスタＱ21が接続さ
れ、これらトランジスタＱ21，Ｑ22，Ｑ23のゲートには
プリチャージ時“H”になるプリチャージ信号φP1が印
加される。また、外部容量Ｃ21に並列に、容量Ｃ21に蓄
えられた電荷をメモリのアクティブ期間中に引き抜い
て、リセットしておくためのトランジスタＱ24が接続さ
れ、このトランジスタＱ24のゲートにはアクティブ時に
“H”となるリセット信号φP2が印加される。
▼をそれぞれ外部容量Ｃ21と接続するためのトランジス
タＱ22，Ｑ23が接続され、ディジット線DL，▲▼間
にはディジット線バランス用トランジスタＱ21が接続さ
れ、これらトランジスタＱ21，Ｑ22，Ｑ23のゲートには
プリチャージ時“H”になるプリチャージ信号φP1が印
加される。また、外部容量Ｃ21に並列に、容量Ｃ21に蓄
えられた電荷をメモリのアクティブ期間中に引き抜い
て、リセットしておくためのトランジスタＱ24が接続さ
れ、このトランジスタＱ24のゲートにはアクティブ時に
“H”となるリセット信号φP2が印加される。
第２図は、セルが“H”の場合の動作波形図である。プ
リチャージ信号φP1が“L”となりワード線WLが立上が
ってセンス動作がスタートし、ディジット線の“H”，
“L”が決着する。このアクティブ期間中にリセット信
号φP2が“H”となり、節点Ｎ21のレベルを引き落と
す。次にプリチャージ動作に入ると、まずリセット信号
φP2とワード線WLが立下がり、その後プリチャージ信号
φP1が“H”となる。すると、ディジット線DL，▲
▼はトランジスタＱ21により短絡され、容量分割により
ディジット線DL，▲▼のレベルは原理的に1/2Ｖcc
となるが、これと同時にディジット線DL，▲▼はト
ランジスタＱ22，Ｑ23により外部容量Ｃ21と接続され、
この外部容量Ｃ21との容量分割も加わるため、結局ディ
ジット線DL，▲▼のレベルは正確な1/2Ｖccより若
干ダウンし補正された1/2Ｖccレベルとなる。
リチャージ信号φP1が“L”となりワード線WLが立上が
ってセンス動作がスタートし、ディジット線の“H”，
“L”が決着する。このアクティブ期間中にリセット信
号φP2が“H”となり、節点Ｎ21のレベルを引き落と
す。次にプリチャージ動作に入ると、まずリセット信号
φP2とワード線WLが立下がり、その後プリチャージ信号
φP1が“H”となる。すると、ディジット線DL，▲
▼はトランジスタＱ21により短絡され、容量分割により
ディジット線DL，▲▼のレベルは原理的に1/2Ｖcc
となるが、これと同時にディジット線DL，▲▼はト
ランジスタＱ22，Ｑ23により外部容量Ｃ21と接続され、
この外部容量Ｃ21との容量分割も加わるため、結局ディ
ジット線DL，▲▼のレベルは正確な1/2Ｖccより若
干ダウンし補正された1/2Ｖccレベルとなる。
以上説明したように本発明は、プリチャージ時にディジ
ット線を外部容量と接続して、1/2Ｖccバランスレベル
を補正することにより、セル“H”および“L”のセンス
マージンのバランスをとることができると共にセンス動
作時のノイズ源にならないという効果がある。
ット線を外部容量と接続して、1/2Ｖccバランスレベル
を補正することにより、セル“H”および“L”のセンス
マージンのバランスをとることができると共にセンス動
作時のノイズ源にならないという効果がある。
第１図は本発明のディジット線バランスレベル補正方法
が適用されたMOS メモリデバイスの一実施例を示す回路
図、第２図は第１図の実施例の動作を示す波形図、第３
図は従来例を表す回路図、第４図は第３図の従来例の動
作を示す波形図である。 φP1……プリチャージ信号、 φP2……リセット信号、 ＷＬ……ワード線、 DL，▲▼……ディジット線、 Ｑ21，Ｑ22，Ｑ23，Ｑ24……トランジスタ、 Ｃ21……容量、 Ｎ21……節点。
が適用されたMOS メモリデバイスの一実施例を示す回路
図、第２図は第１図の実施例の動作を示す波形図、第３
図は従来例を表す回路図、第４図は第３図の従来例の動
作を示す波形図である。 φP1……プリチャージ信号、 φP2……リセット信号、 ＷＬ……ワード線、 DL，▲▼……ディジット線、 Ｑ21，Ｑ22，Ｑ23，Ｑ24……トランジスタ、 Ｃ21……容量、 Ｎ21……節点。
Claims (2)
- 【請求項１】センスアンプに接続された第１及び第２の
ディジット線と、前記第１のセンスアンプに接続された
メモリセルとを有し、アクティブ期間中に前記メモリセ
ルのデータに応じて前記第１及び第２のディジット線が
それぞれハイレベルまたはロウレベルとなり、プリチャ
ージ期間中に前記第１及び第２のディジット線が短絡さ
れ前記第１及び第２のディジット線のそれぞれの容量に
よる容量分割によって、前記第１及び第２のディジット
線を所定レベルにプリチャージするディジット線バラン
スレベル補正方法であって、前記プリチャージ期間中に
前記第１及び第２のディジット線を短絡すると共に外部
容量に接続して、前記第１及び第２のディジット線の容
量による容量分割に加えて前記外部容量により容量分割
をさらに行い、1/2Ｖｃｃレベルよりも所定の値だけ低
いレベルに前記所定レベルを補正することを特徴とする
ディジット線バランスレベル補正方法。 - 【請求項２】前記アクティブ期間中に外部容量に蓄えら
れた電荷を放電させる特許請求の範囲第１項に記載のデ
ィジット線バランスレベル補正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016515A JPH0634355B2 (ja) | 1987-01-26 | 1987-01-26 | デイジツト線バランスレベル補正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016515A JPH0634355B2 (ja) | 1987-01-26 | 1987-01-26 | デイジツト線バランスレベル補正方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63183686A JPS63183686A (ja) | 1988-07-29 |
| JPH0634355B2 true JPH0634355B2 (ja) | 1994-05-02 |
Family
ID=11918406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62016515A Expired - Lifetime JPH0634355B2 (ja) | 1987-01-26 | 1987-01-26 | デイジツト線バランスレベル補正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0634355B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054017A (ja) * | 2004-08-13 | 2006-02-23 | Micron Technology Inc | メモリディジット線のキャパシタ支持によるプレチャージ |
| US11056208B1 (en) * | 2020-02-26 | 2021-07-06 | Globalfoundries U.S. Inc. | Data dependent sense amplifier with symmetric margining |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52152129A (en) * | 1976-06-14 | 1977-12-17 | Nippon Telegr & Teleph Corp <Ntt> | Memory signal detection-amplification unit |
| JPS59180890A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | 半導体メモリ |
-
1987
- 1987-01-26 JP JP62016515A patent/JPH0634355B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63183686A (ja) | 1988-07-29 |
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