JPH0634681A - Ｆｆｔアナライザ - Google Patents

Abstract

(57)【要約】 【目的】 窓関数を用いながらも純度の高いスペクトラ
ムが得られるＦＦＴアナライザを実現することにある。 【構成】 測定アナログ入力信号をＡ／Ｄ変換器に加え
てデジタル信号に変換し、このデジタル信号に対して窓
関数を乗算した後ＦＦＴ演算処理を行うＦＦＴアナライ
ザにおいて、Ａ／Ｄ変換器の出力データを波形データと
して格納する第１のメモリと、第１のメモリに格納され
た波形データと窓関数の相対位置をＦＦＴのサンプリン
グ周期の整数倍の時間関係で複数の位置にずらせるよう
に制御するトリガ制御回路と、トリガ制御回路で設定さ
れたそれぞれの位置関係における複数のＦＦＴ演算処理
データ列を格納する第２のメモリと、第２のメモリに格
納された複数のＦＦＴ演算処理データ列を平均化演算す
る平均化回路を設けたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＦＦＴアナライザに関す
るものであり、詳しくは、スペクトル測定におけるスペ
クトル純度の改善に関するものである。

【０００２】

【従来の技術】ＦＦＴアナライザは、回転機械の振動解
析など、各種の振動波形のスペクトル解析に広く用いら
れている。図６はＦＦＴアナライザの測定概念図であ
る。図において、（ａ）に示すような測定アナログ入力
信号波形の周波数スペクトルを求める場合には、（ｂ）
のようにサンプリングされた波形が繰り返すものとして
演算を行い、（ｃ）に示すようなスペクトル成分を算出
する。

【０００３】ここで、測定アナログ入力信号波形の周期
がＦＦＴの１波形のサンプリング周期に等しいか整数倍
であれば正確な計算が行われることになり、正しいスペ
クトルを求めることができる。これに対し、図７（ａ）
の測定アナログ入力信号波形と（ｂ）のサンプリング波
形のように測定アナログ入力信号波形とサンプリング波
形の周期が整数倍にならない場合には不連続点を持った
歪波として演算が行われることになり、リーケージエラ
ーと呼ばれる不要なスペクトルが生じて正しいスペクト
ルを求めることができなくなってしまう。

【０００４】そこで、このようなサンプリング波形の不
連続に起因する不都合を解決する方法として、図８
（ａ）のような測定アナログ入力信号波形のサンプリン
グにあたって（ｂ）のような窓関数を用いて測定アナロ
グ入力信号波形を歪ませ、（ｃ）に示すようにサンプリ
ング期間の信号波形の始めと終わりを零にすることが行
われている。この結果、図７のような不連続点がなくな
ることから、図８（ｄ）に示すようにスペクトル特性は
改善される。なお、このような窓関数としては、図９
（ａ）のようなハニング窓，（ｂ）のようなガウシャン
窓，（ｃ）のようなブラックマン窓など、用途に応じて
種々の特性のものが用いられる。

【０００５】図１０は従来のＦＦＴアナライザの一例の
要部を示すブロック図である。図において、１は波形入
力を増幅する入力アンプであり、その出力はサンプリン
グに伴う折り返し雑音を防止するためのアンチエリアシ
ングフィルタ２を介してサンプルホールド回路３に入力
されている。サンプルホールド回路３でサンプルホール
ドされた波形入力はＡ／Ｄ変換器４に入力されてデジタ
ル信号に変換される。Ａ／Ｄ変換器４の出力データはト
リガ回路５に加えられるとともに窓関数乗算器６に加え
られている。トリガ回路５はトリガ開始条件が整うとト
リガ信号を窓関数乗算器６に出力し、窓関数乗算器６は
トリガ信号が加えられることによりＡ／Ｄ変換器４の出
力データに窓関数を乗算する。窓関数乗算器６の出力は
ＦＦＴ演算器７に入力され、ＦＦＴ演算処理が施され
る。ＦＦＴ演算器７での演算結果は表示用メモリ８に一
旦格納された後、ＣＲＴなどの表示器９に表示される。

【０００６】

【発明が解決しようとする課題】しかし、このような従
来のＦＦＴアナライザにおいて、窓関数を用いること自
体、解析対象になっている入力波形を歪ませることにな
り、窓関数を用いる限りは不要なスペクトラム成分を完
全に除去することはできない。具体的には、例えば図１
１（ａ）のようなバースト的に発生する波形に（ｂ）の
ようなハニング窓を用いて窓関数処理を施して原波形に
周期性を与えて解析しようとする場合、（ｃ）のように
波形を切り出す両端部分に歪が発生して正しい周波数ス
ペクトラムを表さなくなってしまう恐れがある。そこ
で、このようなバースト波形に関しては、窓関数処理を
施さないことも一般的である。

【０００７】ところが、バースト波形に窓関数処理を施
さないことは（ｄ）に示すように方形波窓で切り出した
のと等価になり、方形波窓で切り出した波形が無限に続
く周期関数としてフーリエ展開されることになる。この
結果、前述のリーケージエラーの問題は残ってしまう。
すなわち、窓関数処理を施してリーケージエラーを抑え
ようとすると原波形の歪が大きくなり、方形波窓で切り
出すとリーケージエラーが大きくなるという二律背反の
問題が生じている。

【０００８】本発明はこのような問題点を解決するもの
であり、その目的は、窓関数を用いながらも純度の高い
スペクトラムが得られるＦＦＴアナライザを実現するこ
とにある。

【０００９】

【課題を解決するための手段】本発明は、このような問
題点を解決するために、測定アナログ入力信号をＡ／Ｄ
変換器に加えてデジタル信号に変換し、このデジタル信
号に対して窓関数を乗算した後ＦＦＴ演算処理を行うＦ
ＦＴアナライザにおいて、Ａ／Ｄ変換器の出力データを
波形データとして格納する第１のメモリと、第１のメモ
リに格納された波形データと窓関数の相対位置をＦＦＴ
のサンプリングクロック周期の整数倍の時間関係で複数
の位置にずらせるように制御するトリガ制御回路と、ト
リガ制御回路で設定されたそれぞれの位置関係における
複数のＦＦＴ演算処理データ列を格納する第２のメモリ
と、第２のメモリに格納された複数のＦＦＴ演算処理デ
ータ列を平均化演算する平均化回路、を設けたことを特
徴とする。

【００１０】

【作用】第１のメモリに格納されているＡ／Ｄ変換器の
出力データと窓関数の相対位置をＦＦＴのサンプリング
クロック周期の整数倍の時間関係でずらせたそれぞれの
位置関係において窓関数を乗算した後ＦＦＴ演算処理が
行われ、複数のＦＦＴ演算処理データ列が第２のメモリ
に格納される。そして、第２のメモリに格納された複数
のＦＦＴ演算処理データ列に対して平均化回路により平
均化演算が施される。

【００１１】これにより、波形１周期分に対する窓関数
による影響は平均的に発生し、これらの平均化処理によ
り窓関数演算処理に伴う歪の影響を軽減できる。

【００１２】

【実施例】以下、図面を用いて本発明の実施例を説明す
る。図１は本発明の一実施例の要部のブロック図であ
り、図６と共通する部分には同一符号を付けている。図
１において、Ａ／Ｄ変換器４の後段には、トリガパルス
発生制御回路１００と波形メモリ制御回路１１０が並列
に接続されている。これらトリガパルス発生制御回路１
００と波形メモリ制御回路１１０の出力は窓関数乗算器
６に入力されている。ＦＦＴ演算器７での演算結果は表
示用メモリ８に一旦格納されるとともに平均化回路１２
０にも加えられている。平均化回路１２０には表示用メ
モリ８の出力も加えられ、平均化回路１２０の出力は平
均化演算処理を行った結果として再び表示用メモリ８に
入力される。

【００１３】図２は図１のトリガパルス発生制御回路１
００および波形メモリ制御回路１１０の具体例図であ
る。１０１はトリガレベル比較器であり、一方の入力端
子ＡにはＡ／Ｄ変換器４の出力ＡＤＤＡＴＡが入力され
て他方の入力端子Ｂにはトリガスレシオールドが入力さ
れ、トリガ条件が満たされた場合にイネーブル信号出力
ＥＮＴＲＧがトリガパルス発生器１０２に入力される。
トリガパルス発生器１０２のクロック端子には全回路の
基準クロックＭＣＬＫが入力されている。トリガパルス
発生器１０２の出力ＰＵＬＳＥは計測回数カウンタ１０
３および遅延回路１０７に入力されている。計測回数カ
ウンタ１０３のクロック端子には基準クロックＭＣＬＫ
が入力されている。このカウンタ１０３の出力ＣＯＵＮ
Ｔは、カウント値比較器１０４の一方の入力端子Ａ，遅
延数演算器１０５の一方の入力端子Ｘ，波形メモリ制御
回路１１０を構成するカウント値比較器１１１の一方の
入力端子Ａ，読み出し開始アドレス演算器１１２の一方
の入力端子ＸおよびＣＰＵ１０に入力されている。な
お、これらカウント値比較器１０４，遅延数演算器１０
５およびカウント値比較器１１１，読み出し開始アドレ
ス演算器１１２のそれぞれの他方の入力端子Ｂ，Ｙには
ＣＰＵ１０からそれぞれ所定のデータＳＥＴＤＡＴが入
力設定され、それぞれのクロック端子には基準クロック
ＭＣＬＫが入力されている。カウント値比較器１０４の
出力は選択制御信号ＳＬＣＴとしてマルチプレクサ１０
６に入力されている。マルチプレクサ１０６の一方の入
力端子Ｄ０には０が入力され他方の入力端子Ｄ１には遅
延数演算器１０５の出力が遅延カウント数制御信号ＤＬ
ＣＮＴとして入力されている。マルチプレクサ１０６の
出力ＤＥＬＡＹは遅延回路１０７に入力されている。ま
た、遅延回路１０７のクロック端子にはＦＦＴサンプリ
ングクロックＳＣＬＫが入力されていて、この遅延回路
１０７からトリガＴＲＧが出力される。

【００１４】波形メモリ制御回路１１０を構成する波形
メモリ１１３には、Ａ／Ｄ変換器４の出力ＡＤＤＡＴ
Ａ，カウント値比較器１１１の一方の出力である読みだ
しイネーブル信号ＲＤＥＮおよび読み出し開始アドレス
演算器１１２の出力ＲＤＡＤＲが入力され、クロック端
子にはＦＦＴサンプリングクロックＳＣＬＫが入力され
ている。カウント値比較器１１１の他方の出力は選択制
御信号ＤＳＬＣＴとしてマルチプレクサ１１４に入力さ
れている。マルチプレクサ１１４の一方の入力端子Ｄ０
にはＡ／Ｄ変換器４の出力ＡＤＤＡＴＡが入力され、他
方の入力端子Ｄ１には波形メモリ１１３の出力ＤＬＤＡ
Ｔが入力されていて、選択制御信号ＤＳＬＣＴに従って
これらのいずれかがデータＤＡＴＡとして出力される。

【００１５】図３は平均化回路１２０の具体例図であ
る。図３において、加算器１２１の一方の入力端子Ａに
はＦＦＴ演算器７の出力ＦＦＴＤＡＴが入力され、他方
の入力端子Ｂには波形メモリ８の出力ＭＥＭＤＡＴが入
力され、クロック端子には基準クロックＭＣＬＫが入力
されている。加算器１２１の出力ＴＯＴＡＬは除算器１
２２の一方の入力端子Ａおよびマルチプレクサ１２３の
一方の入力端子Ｄ０に入力されている。除算器１２２の
他方の入力端子ＢにはＣＰＵからＦＦＴの演算回数の最
大値データＭＡＸが入力され、クロック端子には基準ク
ロックＭＣＬＫが入力されている。１２４はＦＦＴの演
算回数をカウントする規定回数カウンタであり、ＣＰＵ
からＦＦＴの演算毎に出力されるクロックＦＦＴＣＬＫ
が入力されている。この規定回数カウンタ１２４の出力
は比較器１２５の一方の入力端子Ａに入力されている。
なお、クロックＦＦＴＣＬＫは加算器１２１および除算
器１２２にも入力されている。比較器１２５の他方の入
力端子ＢにはＣＰＵからＦＦＴの演算回数の最大値デー
タＭＡＸが入力され、その出力はマルチプレクサ１２３
の選択制御信号として入力されている。マルチプレクサ
１２３は選択制御信号に従っていずれかの入力をＭＥＭ
ＯＵＴとして出力する。１２６は表示メモリ書込みアド
レス発生器であり、基準クロックＭＣＬＫが入力されて
いて、アドレスデータＡＤＲＳを出力する。

【００１６】このような構成において、トリガパルス発
生制御回路１００および波形メモリ制御回路１１０によ
り指定された回数だけ測定波形またはトリガパルスに遅
延を生じさせ、トリガ点を変化させながら掃引を行う。
そして、各掃引毎にＦＦＴのサンプリング周期でＦＦＴ
演算を行い、複数のＦＦＴ演算処理データ列を表示用メ
モリ８に格納する。平均化回路１２０はこれら複数のＦ
ＦＴ演算処理データ列を平均化する。この結果、ＦＦＴ
スペクトラムの誤差は軽減され、振幅情報や位相情報の
確度も向上する。

【００１７】このようなＦＦＴ演算のタイミングは、大
きく〜の３つの場合に分けられる。 トリガ設定点からＦＦＴ演算を行う（窓関数の始点を
トリガ設定点に指定する）場合 トリガ設定点よりも前にトリガをかけて（プリトリ
ガ）ＦＦＴ演算を行う（窓関数の始点が当初のトリガ設
定点よりも前になる）場合 トリガ設定点よりも後にトリガをかけて（ポストトリ
ガ）ＦＦＴ演算を行う（窓関数の始点が当初のトリガ設
定点よりも後になる）場合 これらのＦＦＴ演算をＣＰＵ１０の設定に従ってトリガ
点のタイミングをＦＦＴのサンプリング周期の整数倍ず
つ自動的にずらしながら行い、複数のＦＦＴ演算処理デ
ータ列を得る。そして、これらの演算結果を平均化処理
する。

【００１８】具体例で説明する。図４に示すように、正
規のトリガ設定点Ｏの前に（２Ｋ−Ｎ−１）点、トリガ
設定点Ｏの後にＮ点ずつ（トリガ設定点を含めて全部で
２Ｋ点）、トリガ点をずらしながら測定する場合を考え
る。まず、Ａ／Ｄ変換器４の変換出力ＡＤＤＡＴＡがト
リガパルス発生制御回路１００に入力されることによ
り、トリガレベル比較器１０１でトリガスレシオールド
レベルと比較される。トリガレベル比較器１０１は比較
条件を満たす毎にトリガパルス発生器１０２にトリガイ
ネーブル信号ＥＮＴＲＧを入力し、トリガパルス発生器
１０２はその都度トリガパルスＰＵＬＳＥを出力する。
トリガ発生条件としては、例えばトリガスロープを＋と
してトリガスレシオールドレベルを越えた時点でイネー
ブルとすることなど、種々の条件が考えられる。

【００１９】計測回数カウンタ１０３はこのトリガパル
スＰＵＬＳＥに従って０からインクリメントし、その計
測回数データＣＯＵＮＴをカウント値比較器１０４，遅
延数演算器１０５，カウント値比較器１１１および読み
出し開始アドレス演算器１１２に加える。ここで、カウ
ント値をＭとすると、Ｍ≦２Ｋ≦ＦＦＴ点数の関係にあ
る。

【００２０】ＣＰＵ１０により設定されるカウント値比
較器１０４の比較対象データＳＥＴＤＡＴをＮ＋１とす
ると、カウント値比較器１０４はＭ＜（Ｎ＋１）である
かどうかを比較し、Ｍが（Ｎ＋１）未満であれば後段の
マルチプレクサ１０６の選択出力を１にして遅延数演算
器１０５の出力ＤＬＣＮＴの遅延数データを遅延回路１
０７に出力させる。なお、遅延数演算器１０５は、後段
のトリガパルスの遅延回路１０７の遅延クロック数とし
て（Ｍ−１）の値を演算出力し、（Ｎ＋１）以上であれ
ばマルチプレクサ１０６の選択出力を０にしてトリガパ
ルスの遅延を行わない。すなわち、マルチプレクサ１０
６の出力ＤＥＬＡＹはトリガパルスの遅延数を表してい
て、遅延回路１０７はＤＥＬＡＹで与えられる遅延数×
ＦＦＴサンプリングクロック数だけトリガパルスＰＵＬ
ＳＥを遅延させてトリガ信号ＴＲＧとして出力する。

【００２１】これに対し、波形メモリ１１３に関して
は、カウント値比較器１１１により計測回数カウンタ１
０３のカウント数ＭがＭ＜（Ｎ＋１）であるかどうかを
比較して、Ｍが（Ｎ＋１）未満であれば遅延を行わない
こととしてＤＳＬＣＴをディセーブルにし、マルチプレ
クサ１１４はＡ／Ｄ変換器４の変換出力ＡＤＤＡＴＡを
選択して波形メモリ１１３を経ずに遅延なしで後段回路
に波形データＤＡＴＡとして出力する。

【００２２】以上により、測定回数が（Ｎ＋１）未満の
場合には前述のの条件で測定が行われることになり、
図４に示すようにトリガ設定点から徐々に遅れたトリガ
点から窓関数演算処理が始まることになる。逆に、カウ
ント数Ｍが（Ｎ＋１）を越えると、カウント値比較器１
１１の出力ＲＤＥＮ，ＤＳＬＣＴがイネーブルになり、
マルチプレクサ１１４は波形メモリ１１３の出力ＤＬＤ
ＡＴを選択する。そして、読み出し開始アドレス演算器
１１２により（Ｎ−Ｍ）の演算を行い、波形メモリ１１
３の読み出し位置を（トリガ設定点に相当するアドレス
＋（Ｎ−Ｍ））と定めて波形データＤＬＤＡＴを出力す
る。

【００２３】図５は波形メモリ１１３の構成説明図であ
る。波形メモリ１１３にはトリガ設定点以前からのＡ／
Ｄ変換器４の出力データが格納されている。従って、波
形メモリ１１３の読み出しアドレスをトリガ点以前に設
定して波形データを読み出すことにより波形データに所
望の遅延時間を与えることができる。このとき、トリガ
パルスには遅延は生じないため見かけ上波形入力よりも
先にトリガがかかるプリトリガ状態になり、前述のの
状態が実現する。⌒このような，，の処理を順次
行って毎回のＦＦＴ結果を平均化回路１２０で平均化す
ることにより、窓関数による誤差を軽減できる。なお、
平均化回路１２０は、毎回のＦＦＴ演算結果と、表示用
メモリ８の一部に格納されたその加算結果を加算器１２
１により累算し、測定回数が２Ｋに達した時点で除算器
１２２により累算結果を２Ｋで除算して最終的な結果を
表示メモリ８に出力する。

【００２４】他の実施例として、以下の態様が考えられ
る。 基準となるトリガ設定は、入力波形データそのものに
限るものではなく、外部からユーザーが入力する外部ト
リガパルスであってもよい。この場合も、その基準パル
スを遅延させたり、波形データを遅延させることによっ
て同様の測定が行える。

【００２５】基準点前後のトリガ点を順次選択する順
序は、実施例のように始めにトリガパルスを遅延させて
次に波形データを遅延させる例に限るものではなく、前
後で交互に選択するなど自由である。 平均化処理にあたっては、掃引回数や掃引部分の限定
による重み付けなど、測定対象に応じて、単純平均以外
の手法を用いてもよい。

【００２６】ＦＦＴ点数が可変の場合、波形メモリの
容量を調節することによってさらに長い周期でのトリガ
掃引が可能になり、周波数確度を高めることができる。 トリガイネーブル信号ＥＮＴＲＧを、ＣＰＵ１０から
直接トリガの設定条件を強制的に満たすようにして発生
させることもできる。これは、計測回数カウンタ１０３
のカウント出力ＣＯＵＮＴがＣＰＵ１０にも入力されて
いるのでＣＰＵ１０自体でトリガ条件を満たせることに
よる。

【００２７】すなわち、ＦＦＴ波形の測定に関しては、 ａ）バースト的に被測定波形が発生するもののトリガ条
件がその都度満たされてその都度トリガパルスがトリガ
レベル比較器１０１とトリガパルス発生器１０２により
発生される場合（画像メモリ３の内容は逐次更新され
る） ｂ）全くの単発波形としてあるいはａ）のようにはある
程度連続的にトリガ条件が満たされることのない被測定
波形となる場合などが考えられる。

【００２８】ａ）では、時間間隔が広がるものの毎回似
通った被測定波形が入力されることを想定している。こ
のような場合、トリガ条件が満たされる度に波形メモリ
１１３のデータまたはトリガクロックのいずれかを遅延
させて平均化処理を行うことで測定回数が増す毎にＦＦ
Ｔ演算結果の信頼性を高めることができる。この場合に
は、単純にトリガレベル比較器１０１の出力のみでトリ
ガイネーブル信号ＥＮＴＲＧを発生させて、トリガパル
ス発生器１０２からトリガパルスを生成させればよい。

【００２９】これに対し、ｂ）の場合には、一旦波形メ
モリ１１３に取り込んだ被測定データに対してＣＰＵ１
０の設定によってもトリガイネーブル信号ＥＮＴＲＧを
発生させられるようにしておき、例えば最初のトリガパ
ルスがトリガレベル比較器１０１とトリガパルス発生器
１０２により発生した後はＣＰＵ１０は計測回数カウン
タ１０３の出力ＣＯＵＮＴをモニタしてＳＥＴＤＡＴの
設定とともに自動的にトリガ点を変化させ、平均化処理
することを可能にする。なお、ａ）とｂ）の切換は測定
者がＣＰＵ１０に対して説低するものとする。

【００３０】

【発明の効果】以上説明したように、本発明によれば、
窓関数を用いながらも純度の高いスペクトラムが得られ
るＦＦＴアナライザを実現することにある。そして、時
間的な平均化処理では平均化できなかった位相情報につ
いても平均化処理が同時に行える。

【図面の簡単な説明】

【図１】本発明の一実施例の要部のブロック図である。

【図２】図２のトリガパルス発生制御回路，波形メモリ
制御回路の具体例図である。

【図３】図３の平均化回路の具体例図である。

【図４】図１の動作説明図である。

【図５】図２の波形メモリの動作説明図である。

【図６】測定アナログ入力信号とサンプリングクロック
の周波数が等しいか整数倍の場合の動作説明図である。

【図７】測定アナログ入力信号とサンプリングクロック
の周波数が等しくない場合の動作説明図である。

【図８】窓関数を用いた場合の動作説明図である。

【図９】窓関数の説明図である。

【図１０】従来のＦＦＴアナライザの一例の要部のブロ
ック図である。

【図１１】従来のバースト波形の解析説明図である。

【符号の説明】

１ 入力アンプ ２ アンチエイリアシングフィルタ ３ サンプルホールド回路 ４ Ａ／Ｄ変換器 ６ 窓関数乗算器 ７ ＦＦＴ演算器 ８ 表示用メモリ ９ 表示器 １００ トリガパルス発生制御回路 １１０ 波形メモリ制御回路 １２０ 平均化回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】測定アナログ入力信号をＡ／Ｄ変換器に加
   えてデジタル信号に変換し、このデジタル信号に対して
   窓関数を乗算した後ＦＦＴ演算処理を行うＦＦＴアナラ
   イザにおいて、 Ａ／Ｄ変換器の出力データを波形データとして格納する
   第１のメモリと、 第１のメモリに格納された波形データと窓関数の相対位
   置をＦＦＴのサンプリングクロック周期の整数倍の時間
   関係で複数の位置にずらせるように制御するトリガ制御
   回路と、 トリガ制御回路で設定されたそれぞれの位置関係におけ
   る複数のＦＦＴ演算処理データ列を格納する第２のメモ
   リと、 第２のメモリに格納された複数のＦＦＴ演算処理データ
   列を平均化演算する平均化回路、を設けたことを特徴と
   するＦＦＴアナライザ。