JPS58219465A - Ｄ／ａコンバ−タ用試験装置 - Google Patents
Ｄ／ａコンバ−タ用試験装置Info
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- JPS58219465A JPS58219465A JP57102801A JP10280182A JPS58219465A JP S58219465 A JPS58219465 A JP S58219465A JP 57102801 A JP57102801 A JP 57102801A JP 10280182 A JP10280182 A JP 10280182A JP S58219465 A JPS58219465 A JP S58219465A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/34—Circuits for representing a single waveform by sampling, e.g. for very high frequencies
- G01R13/345—Circuits for representing a single waveform by sampling, e.g. for very high frequencies for displaying sampled signals by using digital processors by intermediate A.D. and D.A. convertors (control circuits for CRT indicators)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、たとえばデジタルオーディオ用のデジタルア
ナログコンバータ（以下ＤＡＣ＄るいはＤ／Ａコンバー
タと略称する）の性能試験を行なうだめのＤ／Ａコンバ
ータ用試験装置に関する。
ナログコンバータ（以下ＤＡＣ＄るいはＤ／Ａコンバー
タと略称する）の性能試験を行なうだめのＤ／Ａコンバ
ータ用試験装置に関する。
この種の従来の試験装置は第１図に示すように構成され
ている。すなわち、１は交流信号源２からの正弦波交流
信号をＡ／Ｄ変換して供試ＤＡＣ３に入力するアナログ
デジタルコンバータ（以下ＡＤＣ２りるいはＡ／Ｄコン
・ぐ−夕と略称する）、４は上記供試ＤＡＣ３の出力（
第り図ａ参照）が導かれこれに含まれているグリッチを
除去するためのスイッチ、たとえばＭＯＳ−ＰＥＴであ
り、このＦＥＴ ４はｒ−ト電極に前記供試ＤＡＣ３か
らグリッチ期間にデグリッチＩ？ルス（第２図す参照）
が供給されてオフになる。５は上記ＦＥＴ ４の出力（
グリッチが除去された前記供試ＤＡＣ３の出力）が導か
れその波形を滑らかにするだめのフィルタ、６はこのフ
ィルタ５の出力信号（第２図Ｃ参照）が導かれその測定
を行なうための測定部である。この測定部６は、帯域通
過または帯域除去特性を有する周波数選択フィルタ７と
交流電圧計８とから成り、このフィルタ７により入力信
号を前記交流信号源２の出力正弦波信号の基本波成分と
その他の周波数成分とに弁別して各成分レベルを測定し
、供試ＤＡＣ３の出力信号の歪率を測定するものである
。
ている。すなわち、１は交流信号源２からの正弦波交流
信号をＡ／Ｄ変換して供試ＤＡＣ３に入力するアナログ
デジタルコンバータ（以下ＡＤＣ２りるいはＡ／Ｄコン
・ぐ−夕と略称する）、４は上記供試ＤＡＣ３の出力（
第り図ａ参照）が導かれこれに含まれているグリッチを
除去するためのスイッチ、たとえばＭＯＳ−ＰＥＴであ
り、このＦＥＴ ４はｒ−ト電極に前記供試ＤＡＣ３か
らグリッチ期間にデグリッチＩ？ルス（第２図す参照）
が供給されてオフになる。５は上記ＦＥＴ ４の出力（
グリッチが除去された前記供試ＤＡＣ３の出力）が導か
れその波形を滑らかにするだめのフィルタ、６はこのフ
ィルタ５の出力信号（第２図Ｃ参照）が導かれその測定
を行なうための測定部である。この測定部６は、帯域通
過または帯域除去特性を有する周波数選択フィルタ７と
交流電圧計８とから成り、このフィルタ７により入力信
号を前記交流信号源２の出力正弦波信号の基本波成分と
その他の周波数成分とに弁別して各成分レベルを測定し
、供試ＤＡＣ３の出力信号の歪率を測定するものである
。
しかし、上述した試験装置においては、供試ＤＡＣの出
力信号の歪率の測定により出力信号波形の平均的な様子
を知ることはできても、出力信号波形そのもの、即ち波
形の各点のレベルとかを知ることは不可能であり、供試
ＤＡＣの高精度の性能試験を行なうことができなかった
。まだ、交流電圧針による測定を行なっているので供試
ＤＡＣの出力側にグリシチャ除去用スイッチとかフィル
タを挿入する必要が生じ、このフィルタの特性が測定精
度に影響を与えるという欠点があった。また、交流電圧
計による測定を行なっているので、ランダムな波形に対
応するデジタル信号を供試ＤＡＣに与えたときの供試Ｄ
ＡＣの周波数応答特性を測定しようとすると、測定部の
周波数選択フィルタの通過周波数を試験周波数範囲内で
何度も切り換え、各切り換え毎に測定をしなければなら
ず、長時間を要するという欠点がある。
力信号の歪率の測定により出力信号波形の平均的な様子
を知ることはできても、出力信号波形そのもの、即ち波
形の各点のレベルとかを知ることは不可能であり、供試
ＤＡＣの高精度の性能試験を行なうことができなかった
。まだ、交流電圧針による測定を行なっているので供試
ＤＡＣの出力側にグリシチャ除去用スイッチとかフィル
タを挿入する必要が生じ、このフィルタの特性が測定精
度に影響を与えるという欠点があった。また、交流電圧
計による測定を行なっているので、ランダムな波形に対
応するデジタル信号を供試ＤＡＣに与えたときの供試Ｄ
ＡＣの周波数応答特性を測定しようとすると、測定部の
周波数選択フィルタの通過周波数を試験周波数範囲内で
何度も切り換え、各切り換え毎に測定をしなければなら
ず、長時間を要するという欠点がある。
一方、供試ＤＡＣの出力信号をＡ／Ｄコンバータにより
デジタル信号に変換して測定する試験方法も知られてい
るが、たとえばデジタルオーディオ用のＤＡＣのように
分解能がたとえば１６ビツトの高精度の供試ＤＡＣに対
しては、これよりも高分解能のたとえば２０ビツトのＡ
／Ｄコンバータが必要となる。しかし、このような高分
解能のＡ／Ｄコンバータは高速化が難しく、試験周波数
を高くして高速測定を行なうことが難しいという欠点が
あった。
デジタル信号に変換して測定する試験方法も知られてい
るが、たとえばデジタルオーディオ用のＤＡＣのように
分解能がたとえば１６ビツトの高精度の供試ＤＡＣに対
しては、これよりも高分解能のたとえば２０ビツトのＡ
／Ｄコンバータが必要となる。しかし、このような高分
解能のＡ／Ｄコンバータは高速化が難しく、試験周波数
を高くして高速測定を行なうことが難しいという欠点が
あった。
本発明は上記の事情に鑑みてなされたもので、高精度の
供試ＤＡＣに対して高速かつ高精度に性 ５− 能を測定でき、しかもランダムな入力波形に対する周波
数応答特性を高速に測定し得るＤ／Ａコン・々−タ用試
験装置を提供するものである。
供試ＤＡＣに対して高速かつ高精度に性 ５− 能を測定でき、しかもランダムな入力波形に対する周波
数応答特性を高速に測定し得るＤ／Ａコン・々−タ用試
験装置を提供するものである。
すなわち、本発明のＶ人コンバータ用試験装置は、供試
ＤＡＣに与える試験入力波形のデソタルデータを第１メ
モリに格納しておき、上記供試ＤＡＣよシも高分解能の
第１ ＤＡＣと供試ＤＡＣの最大試験周波数と同等の動
作速度を有する第２ＤＡＣとに前記第１メモリからの読
み出しデータを与えるようにし、上記第１ ＤＡＣの出
力または前記供試ＤＡＣの出力を切換回路で選択し、こ
の選択出力と前記第２ ＤＡＣの出力との差を差動増幅
し、この増幅出力を前記供試ＤＡＣの変換クロックより
若干遅れだタイミングでサンノルホールドし、このホー
ルド出力をＡ／Ｄ変換して第２メモリに格納し、この第
２メモリの記憶データに基づいて測定系誤差補正の演算
処理および供試ＤＡＣの性能測定演算を行ない得るよう
に構成したものでおる。
ＤＡＣに与える試験入力波形のデソタルデータを第１メ
モリに格納しておき、上記供試ＤＡＣよシも高分解能の
第１ ＤＡＣと供試ＤＡＣの最大試験周波数と同等の動
作速度を有する第２ＤＡＣとに前記第１メモリからの読
み出しデータを与えるようにし、上記第１ ＤＡＣの出
力または前記供試ＤＡＣの出力を切換回路で選択し、こ
の選択出力と前記第２ ＤＡＣの出力との差を差動増幅
し、この増幅出力を前記供試ＤＡＣの変換クロックより
若干遅れだタイミングでサンノルホールドし、このホー
ルド出力をＡ／Ｄ変換して第２メモリに格納し、この第
２メモリの記憶データに基づいて測定系誤差補正の演算
処理および供試ＤＡＣの性能測定演算を行ない得るよう
に構成したものでおる。
６−
したがって、高分解能の第１ ＤＡＣにより第２ＤＡＣ
を含む測定系の誤差が求められ、この測定系による供試
ＤＡＣの測定データの測定誤差が補正可能となり、高精
度の性能測定が可能となる。
を含む測定系の誤差が求められ、この測定系による供試
ＤＡＣの測定データの測定誤差が補正可能となり、高精
度の性能測定が可能となる。
また、上記測定データを演算処理することにより、供試
ＤＡＣの出力波形の歪率が求まることは勿論であるが、
波形の各点データに基づいて波形そのものを知ることが
可能とガる。また、試験入力波形をランダム波形とする
ことにより、供試ＤＡＣの周波数応答特性をフィルタ等
の切換操作を伴なわずに短時間で求めることが可能とな
る。
ＤＡＣの出力波形の歪率が求まることは勿論であるが、
波形の各点データに基づいて波形そのものを知ることが
可能とガる。また、試験入力波形をランダム波形とする
ことにより、供試ＤＡＣの周波数応答特性をフィルタ等
の切換操作を伴なわずに短時間で求めることが可能とな
る。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第３図において、３Ｚは変換用クロックに基づいて入力
データをＤ／Ａ変換する供試ＤＡＣ２３２１：”””：
Ｌｆｌ は試験入力信号のデジタルデータが格納されている第１
メモリ、３３は前記供試ＤＡＣ３１に対して十分高い分
解能（低速であってもよい）を有し、上記第１メモリ３
２からの読み出しデータをＤ／Ａ変換する基準用の第１
ＤＡＣ１，９（は前記供試ＤＡＣ３１の最大試験周波数
と同等の動作速度を有し、前記第１メモリ３２からの読
み出しデータをＤ／Ａ変換する第２ ＤＡＣである。３
５は切換信号に基づいて前記供試ＤＡＣ３１の出力ある
いは第１ ＤＡＣ３３の出力を選択する切換回路、３６
はこの切換回路３５の出力と前記第２ＤＡＣ３４の出力
との差を増幅する利得Ｇの差動増幅回路であり１これは
たとえば反転増幅器３７と演算増幅器３８とから成る。
データをＤ／Ａ変換する供試ＤＡＣ２３２１：”””：
Ｌｆｌ は試験入力信号のデジタルデータが格納されている第１
メモリ、３３は前記供試ＤＡＣ３１に対して十分高い分
解能（低速であってもよい）を有し、上記第１メモリ３
２からの読み出しデータをＤ／Ａ変換する基準用の第１
ＤＡＣ１，９（は前記供試ＤＡＣ３１の最大試験周波数
と同等の動作速度を有し、前記第１メモリ３２からの読
み出しデータをＤ／Ａ変換する第２ ＤＡＣである。３
５は切換信号に基づいて前記供試ＤＡＣ３１の出力ある
いは第１ ＤＡＣ３３の出力を選択する切換回路、３６
はこの切換回路３５の出力と前記第２ＤＡＣ３４の出力
との差を増幅する利得Ｇの差動増幅回路であり１これは
たとえば反転増幅器３７と演算増幅器３８とから成る。
３９は上記差動増幅回路３６の出力をサンプルパルス入
力によりサンプルホールドするサンプルボールド回路で
あり、このサンプルパルスは前記供試ＤＡＣＪ １の出
力に含まれるグリッチ部分より後のタイミング（つまり
変換用クロックより若干遅れたタイミング）で供給され
、ホールド出力は次のサンプルパルス入力があるまでホ
ールドされる。４０は前記供試ＤＡＣ３１の最大試験周
波数と同等の動作速度を有し、上記サンプルホールド回
路３９の各ホールド出力をＡ／Ｄ変換するＡＤＣ，４１
はこのＡＤＣ４０の出力データを格納する第２メモリで
ある。そして、４２は制御演算部であり、これは前記切
換信号、変換用クロックおよびサンプルパルスを出力し
、前記ＡＤＣ４０との間で変換開始個号および変換終了
信号を授受し、第１メモリ３２のアドレスを指定して書
き込みデータを与えると共に書き込み制御を行ない、あ
るいは読出制御を行ない、第２メモリ４Ｉのアドレスを
指定して書込制御を行ない、あるいは読出制御によねデ
ータを読み出すなどの全体の制御を行なうと共に、上記
第２メモリ４１からの読み出しデータに基づいて後述す
るような演算処理（測定系の誤差補正および供試ＤＡＣ
３１の性能測定）を行なうものである。
力によりサンプルホールドするサンプルボールド回路で
あり、このサンプルパルスは前記供試ＤＡＣＪ １の出
力に含まれるグリッチ部分より後のタイミング（つまり
変換用クロックより若干遅れたタイミング）で供給され
、ホールド出力は次のサンプルパルス入力があるまでホ
ールドされる。４０は前記供試ＤＡＣ３１の最大試験周
波数と同等の動作速度を有し、上記サンプルホールド回
路３９の各ホールド出力をＡ／Ｄ変換するＡＤＣ，４１
はこのＡＤＣ４０の出力データを格納する第２メモリで
ある。そして、４２は制御演算部であり、これは前記切
換信号、変換用クロックおよびサンプルパルスを出力し
、前記ＡＤＣ４０との間で変換開始個号および変換終了
信号を授受し、第１メモリ３２のアドレスを指定して書
き込みデータを与えると共に書き込み制御を行ない、あ
るいは読出制御を行ない、第２メモリ４Ｉのアドレスを
指定して書込制御を行ない、あるいは読出制御によねデ
ータを読み出すなどの全体の制御を行なうと共に、上記
第２メモリ４１からの読み出しデータに基づいて後述す
るような演算処理（測定系の誤差補正および供試ＤＡＣ
３１の性能測定）を行なうものである。
次に、上記試験装置の動作を説明する。
（１）第１ステツプにおいて、切換回路３５が第１ Ｄ
Ａｏ ３３の出力の選択状態に設定され、第１メ七り３
２から試験人力波形データが読み出される。このため、
差動増幅回路３６は、９− 第２ ＤＡＣ３（の出力ＤＡＣ２と第１ ＤＡＣ３３の
出力ＤＡＣ１との差を利得Ｇで増幅し、この増幅出力Ｇ
（ＤＡＣ−ＤＡＣ１）はサンプルホールド回路３９で
サンプルホールドされ、さらにＡＤＣ４０でデジタル量
に変換されて第２メモリ４１に記憶される。したがって
、このときの第２メモリ４Ｚの記憶データは、試験入力
波形データに対する高分解能の第１ ＤＡＣ３Ｂの出力
を基準とした第２ ＤＡＣ３４の出力の誤差をＧ（利得
）倍した値になる。との値をｅ、とすると ８、＝ Ｇ （ＤＡｏ２−ＤＡＣ１） −＝・＝
・・・・・（１）で示される。
Ａｏ ３３の出力の選択状態に設定され、第１メ七り３
２から試験人力波形データが読み出される。このため、
差動増幅回路３６は、９− 第２ ＤＡＣ３（の出力ＤＡＣ２と第１ ＤＡＣ３３の
出力ＤＡＣ１との差を利得Ｇで増幅し、この増幅出力Ｇ
（ＤＡＣ−ＤＡＣ１）はサンプルホールド回路３９で
サンプルホールドされ、さらにＡＤＣ４０でデジタル量
に変換されて第２メモリ４１に記憶される。したがって
、このときの第２メモリ４Ｚの記憶データは、試験入力
波形データに対する高分解能の第１ ＤＡＣ３Ｂの出力
を基準とした第２ ＤＡＣ３４の出力の誤差をＧ（利得
）倍した値になる。との値をｅ、とすると ８、＝ Ｇ （ＤＡｏ２−ＤＡＣ１） −＝・＝
・・・・・（１）で示される。
なお、前記第１メモリ３２のあるアドレスのデータに対
するｅｌが第２メモリ４Ｉ内に第１ステツプ領域として
割り当てられたメモリ領域のあるアドレスに書き込まれ
た後、それぞれのアドレスが歩進されるもので、以下と
の動作が試験入力波形データの全アドレス範囲にわたり
繰り返され、また墳１メモリ３２１０− の読出速度は第１ ＤＡＣ３３の動作速度の範囲内に設
定されている。
するｅｌが第２メモリ４Ｉ内に第１ステツプ領域として
割り当てられたメモリ領域のあるアドレスに書き込まれ
た後、それぞれのアドレスが歩進されるもので、以下と
の動作が試験入力波形データの全アドレス範囲にわたり
繰り返され、また墳１メモリ３２１０− の読出速度は第１ ＤＡＣ３３の動作速度の範囲内に設
定されている。
（２）第２ステツプにおいて、切換回路３５が供試１）
ＡＣ３１の出力（第り図ａ参照）の選択状態に設定され
、第１メモリ３２から試験入力波形データが読み出され
る。このため、差動増幅回路３６は、第２ ＤＡＣ３４
の出力（第４図１）参照）ＤＡＣ２と供試ＤＡＣ３１の
出力ＯＵＴとの差を利得Ｇで増幅し、この増幅出力（第
４図Ｃ参照）はサンプルホールド回路３９でサンプルホ
ールドされ、このホールド出力（第４図Ｃ参照）はＡＤ
Ｃ４０でデソタル量に変換されて第２メモＩＪ ４７内
に第２ステツプ領域として割り当てられたメモリ領域に
記憶される。したがって、このときの記憶データの値を
０２とすると、 ｅ２＝Ｇ（ＤＡＣ２−ＯＩＪＴ）・・・・曲・・・・（
２）で示される。
ＡＣ３１の出力（第り図ａ参照）の選択状態に設定され
、第１メモリ３２から試験入力波形データが読み出され
る。このため、差動増幅回路３６は、第２ ＤＡＣ３４
の出力（第４図１）参照）ＤＡＣ２と供試ＤＡＣ３１の
出力ＯＵＴとの差を利得Ｇで増幅し、この増幅出力（第
４図Ｃ参照）はサンプルホールド回路３９でサンプルホ
ールドされ、このホールド出力（第４図Ｃ参照）はＡＤ
Ｃ４０でデソタル量に変換されて第２メモＩＪ ４７内
に第２ステツプ領域として割り当てられたメモリ領域に
記憶される。したがって、このときの記憶データの値を
０２とすると、 ｅ２＝Ｇ（ＤＡＣ２−ＯＩＪＴ）・・・・曲・・・・（
２）で示される。
なお、前記第１メモリ３２のアドレスが試験周波数（た
とえは２０ Ｈｚ〜４４ ｋＨｚの範囲内）で走査され
て試験入力波形データが読み出され、これに同期して第
２メモリ４ノのアドレスが走査されて各データが書き込
笠れる。
とえは２０ Ｈｚ〜４４ ｋＨｚの範囲内）で走査され
て試験入力波形データが読み出され、これに同期して第
２メモリ４ノのアドレスが走査されて各データが書き込
笠れる。
（３） 第３ステツプとして、上記第２メモリ４１の
第１ステツプ領域の記憶データｅ、および第２ステツゾ
領域の記憶データｅ２がそれぞれ読み出され、それぞれ
対応するアドレスのデータｅ１．ｅ２に基づいて供試Ｄ
ＡＣ３１の出力ＯＵＴの真値が次式（削代１および２か
ら導かれる）により算出される。
第１ステツプ領域の記憶データｅ、および第２ステツゾ
領域の記憶データｅ２がそれぞれ読み出され、それぞれ
対応するアドレスのデータｅ１．ｅ２に基づいて供試Ｄ
ＡＣ３１の出力ＯＵＴの真値が次式（削代１および２か
ら導かれる）により算出される。
０ＵＴ＝ＤＡＣ１＋ｄ（ｅｌ−０２）・曲・（３）（４
）第４ステツプとして、上式（３）で得られた出力デー
タの高速フーリエ変換が行なわれ、その周波数スペクト
ラムが求められ、供試ＤＡＣ３１の出力信号波形の歪率
が求められる。こわと共に上記出力信号波形の各点デー
タに基づいて、たとえば図示しかい表示器で波形表示が
行なわれることにより、波形そのものが求められる。
）第４ステツプとして、上式（３）で得られた出力デー
タの高速フーリエ変換が行なわれ、その周波数スペクト
ラムが求められ、供試ＤＡＣ３１の出力信号波形の歪率
が求められる。こわと共に上記出力信号波形の各点デー
タに基づいて、たとえば図示しかい表示器で波形表示が
行なわれることにより、波形そのものが求められる。
なお、試験入力波形が規則的な波形（たとえば正弦波）
である場合には、少なくともその１周期分のデータが第
１メモリ３２に書き込まれている。これに対して、試験
入力波形がランダムな波形であって、その波形データが
第１メモリ３２に書き込まれている場合には、前記第３
ステツプで得られたデータが高速フーリエ変換されたの
ち計算により周波数対応答特性が求められる。
である場合には、少なくともその１周期分のデータが第
１メモリ３２に書き込まれている。これに対して、試験
入力波形がランダムな波形であって、その波形データが
第１メモリ３２に書き込まれている場合には、前記第３
ステツプで得られたデータが高速フーリエ変換されたの
ち計算により周波数対応答特性が求められる。
なお、供試ＤＡＣ３１がたとえばデジタルオーディオ用
の高精度のもの、たとえば分解能が１６ビツトのもΩで
ある場合には、第１ＤＡＣ３，９の分解能は１７ビツト
以上なければならないが、第２ ＤＡＣ３４は分解能が
たとえば１２ビット程度のものを使用できる。試験周波
数の最大が４４ ｋＨｚ程度なら、現状技術で１２ビッ
ト程度の分解能で４４ ｋＨｚ程度の高速動作が可能な
第２ ＤＡＣは実現可能である。
の高精度のもの、たとえば分解能が１６ビツトのもΩで
ある場合には、第１ＤＡＣ３，９の分解能は１７ビツト
以上なければならないが、第２ ＤＡＣ３４は分解能が
たとえば１２ビット程度のものを使用できる。試験周波
数の最大が４４ ｋＨｚ程度なら、現状技術で１２ビッ
ト程度の分解能で４４ ｋＨｚ程度の高速動作が可能な
第２ ＤＡＣは実現可能である。
前記第１ ＤＡＣ３３としては、通常１８〜２０ビツト
の分解能のものが使用されるが、この１３− 分解能の第１ ＤＡＣ３３の動作周波数は現状技術で１
０ ｋＨｚ程度得られる。前記ＡＤＣ４０としては、第
２ ＤＡＣ３４と同様の１２ビット程度の分解能のもの
でよい。
の分解能のものが使用されるが、この１３− 分解能の第１ ＤＡＣ３３の動作周波数は現状技術で１
０ ｋＨｚ程度得られる。前記ＡＤＣ４０としては、第
２ ＤＡＣ３４と同様の１２ビット程度の分解能のもの
でよい。
上述したようｆｉ Ｄ／Ａコンバータ用試験装置によれ
ば、供試ＤＡＣ３１よりも高分解能の第１ＤＡＣ３Ｊ
（これは供試ＤＡＣＪ Ｉよりも通常は低速であるが、
同一分解能のＡＤＣを実現する場合に比べれば高速化が
容易である）を用いて第２ＤＡＣ３４、差動増幅回路３
６ 、 ＡＤＣ４０を含む測定系の誤差を補正して供試
ＤＡＣ３１の出力信号を測定するものである。しかも、
測定精度に悪影響を与えるグリッチ除去回路やフィルタ
等を必要としていないので、高精度の供試ＤＡＣに対し
ても十分高精度の測定が可能である。また測定データか
ら歪率だけでなく、波形そのものを求めることができる
点でも精度の高い測定が可能である。さらに、ランダム
な試験入力波形データに対しても、フィルタ周波数を切
り換える等の操作を必要とせず、短時間で周波数対応１
４− 答特性を求めることができる。
ば、供試ＤＡＣ３１よりも高分解能の第１ＤＡＣ３Ｊ
（これは供試ＤＡＣＪ Ｉよりも通常は低速であるが、
同一分解能のＡＤＣを実現する場合に比べれば高速化が
容易である）を用いて第２ＤＡＣ３４、差動増幅回路３
６ 、 ＡＤＣ４０を含む測定系の誤差を補正して供試
ＤＡＣ３１の出力信号を測定するものである。しかも、
測定精度に悪影響を与えるグリッチ除去回路やフィルタ
等を必要としていないので、高精度の供試ＤＡＣに対し
ても十分高精度の測定が可能である。また測定データか
ら歪率だけでなく、波形そのものを求めることができる
点でも精度の高い測定が可能である。さらに、ランダム
な試験入力波形データに対しても、フィルタ周波数を切
り換える等の操作を必要とせず、短時間で周波数対応１
４− 答特性を求めることができる。
上述ｔ〜だように本発明のＤ／Ａコンバータ用試験装置
によれば、高精度の供試ＤＡＣに対して高速かつ高精度
に性能を測定でき、しかもランダム々入力波形に対する
周波数応答特性を高速に測定することができる。
によれば、高精度の供試ＤＡＣに対して高速かつ高精度
に性能を測定でき、しかもランダム々入力波形に対する
周波数応答特性を高速に測定することができる。
第１図は従来のＤ／Ａコンバータ用試験装置を示す構成
説明図、第２図は第１図の動作説明のために示す波形図
、第３図は本発明に係るＤ／Ａコンバータ用試験装置の
一実施例を示す構成説明図、請４図は第３図の動作説明
のために示す波形図である。 ３ｚ・・・供試ＤｋＣ，３２・・・第１メモリ、３３・
・・第１ＤＡＣ，，９４・・・第２ＤＡＣ，Ｊ５・・・
切換回路、３６・・・差動増幅回路、３９・・・サンプ
ルホールド回路、４０・・・ＡＤＣ，４Ｚ・・・第２メ
モリ、４２・・・制御演算部。 （ｂ）１ｆ’［−−−−−−−−−
説明図、第２図は第１図の動作説明のために示す波形図
、第３図は本発明に係るＤ／Ａコンバータ用試験装置の
一実施例を示す構成説明図、請４図は第３図の動作説明
のために示す波形図である。 ３ｚ・・・供試ＤｋＣ，３２・・・第１メモリ、３３・
・・第１ＤＡＣ，，９４・・・第２ＤＡＣ，Ｊ５・・・
切換回路、３６・・・差動増幅回路、３９・・・サンプ
ルホールド回路、４０・・・ＡＤＣ，４Ｚ・・・第２メ
モリ、４２・・・制御演算部。 （ｂ）１ｆ’［−−−−−−−−−
Claims (2)
- （１）供試Ｄ／Ａコンバータに与える試験入力波形のデ
ジタルデータを格納する第１メモリと、この第１メモリ
からの読み出しデータが導かれ前記供試Ｄ／Ａコンバー
タよりも高分解能を有する第１ Ｄ／Ａコンバータと、
同じく前記第１メモリからの読み出しデータが導かれる
第２ Ｄ／Ａコンバータと、前記第１Ｄ／Ａコンバータ
の出力および供試Ｄ／Ａコン・々−夕の出力を切換選択
して導出する切換回路と、この切換回路の出力と前記第
２ Ｄ／Ａコンバータの出力との差を増幅する差動増幅
回路と、との差動増幅回路の出力をサンプルホールドす
るサンプルホールド回路と、こノサンプルホールド回路
の出力をＡ／Ｄ変換するのコンバータと、とのいコンバ
ータの出力を格納する第２メモリと、この第２メモリか
らの読み出しデータに基づいて測定系の誤差補正演算処
理および供試り、／Ａコンバータの性能測定演算処理を
行かうと共に前記各メモリ、切換回路、各Ｄ／Ａコンバ
ータ、サンプルホールド回路、 Ａ／Ｄコンバータの制
御を行なう制御演算部とを具備することを特徴とするＤ
／Ａコンバータ用試験装置。 - （２）前記制御演算部は、第１ステツプで切換回路を第
１ Ｄ／Ａコンバータ出力選択状態に設定した状態で第
１メモリから試験入力波形データを読み出して第１ Ｄ
／Ａコンバータ出力と第２Ｄ／Ａコンバータ出力との差
に対応するＶｏコンバータ出力を第２メモリに格納させ
、第２ステツグで切換回路を供試いコンバータ出力選択
状態に設定した状態で第１メモリから第１ステツプと同
じ試験入力波形データを試験周波数で読み出して供試Ｄ
／Ａコンバータ出力と第２ Ｄ／Ａコンバータ出力との
差に対応するＡ／Ｄコンバータ出力を第２メモリに格納
させる制御機能を有することを特徴とする特許 項記載のＤ／Ａコンパータ用試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102801A JPS58219465A (ja) | 1982-06-15 | 1982-06-15 | Ｄ／ａコンバ−タ用試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102801A JPS58219465A (ja) | 1982-06-15 | 1982-06-15 | Ｄ／ａコンバ−タ用試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58219465A true JPS58219465A (ja) | 1983-12-20 |
Family
ID=14337170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57102801A Pending JPS58219465A (ja) | 1982-06-15 | 1982-06-15 | Ｄ／ａコンバ−タ用試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219465A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6215930A (ja) * | 1985-07-15 | 1987-01-24 | Hitachi Ltd | Ｄ／ａ変換器の試験方式 |
| JPS6238618A (ja) * | 1985-08-13 | 1987-02-19 | Yokogawa Hewlett Packard Ltd | 動特性測定装置 |
| JPS62133820A (ja) * | 1985-12-06 | 1987-06-17 | Hitachi Ltd | Ｄ／ａ変換器の試験方法及びその装置 |
| JPS62145926A (ja) * | 1985-12-20 | 1987-06-30 | Hitachi Ltd | Ｄ／ａ変換器の試験方法 |
| JPS63224525A (ja) * | 1987-03-13 | 1988-09-19 | Yokogawa Electric Corp | Ｄ／ａ変換器評価装置 |
| JPS63287220A (ja) * | 1987-05-20 | 1988-11-24 | Yokogawa Electric Corp | Ｄ／ａ変換器評価装置 |
| JPS6480131A (en) * | 1987-09-22 | 1989-03-27 | Yokogawa Electric Corp | Linearity test equipment for da converter |
| JPH04363915A (ja) * | 1991-05-22 | 1992-12-16 | Hitachi Ltd | Ｄ／ａ変換器の試験装置 |
| JPH0641238U (ja) * | 1993-06-10 | 1994-05-31 | 横河・ヒューレット・パッカード株式会社 | 動特性測定装置 |
| JPH09232955A (ja) * | 1997-02-14 | 1997-09-05 | Hitachi Ltd | Ｄ／ａ変換器の試験方法及びその装置 |
-
1982
- 1982-06-15 JP JP57102801A patent/JPS58219465A/ja active Pending
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|---|---|---|---|---|
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