JPH06348363A - クロック信号分配回路 - Google Patents

Abstract

(57)【要約】 【目的】クロックスキューが小さく設計が容易な集積回
路用クロック信号分配回路を提供する。 【構成】クロック信号を分配するクロックドライバー１
１と回路ブロック１５１〜１５５とが従属接続され、回
路ブロック１５１〜１５５は同一の構成をとる。回路ブ
ロック１５１はクロック信号の供給に応答して入力デー
タを対応する論理回路１２１〜１２４にそれぞれ供給す
るレジスタ１０１〜１０４と、ブロック１５１に供給さ
れたクロック信号を遅延させる遅延回路１４１とその遅
延された信号をバッファ１２で次段の回路ブロックへ供
給する。遅延回路１４１はバッファ１２と合せた遅延量
がクロック１周期の自然数倍だけ位相がずれたクロック
信号に同期する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はクロック信号分配回路に
係わり、特に半導体集積回路（ＩＣ）チップに内蔵され
た回路ブロック内の複数のレジスタに供給されるクロッ
ク信号のスキューが小さく、低消費電力のクロック信号
分配回路に関する。

【０００２】

【従来の技術】クロック信号の低スキュー化を実現する
ための従来のクロック信号分配回路は、例えば「特開昭
６３−１０７３１６号公報」に記載されている。図１０
によればこのクロック信号分配回路は、クロックドライ
バー７０１から供給される分配クロックバス７０４はＤ
−ＦＦ等の回路ブロック７０２ａおよび７０２ｂまたは
複数の回路ブロック７０３ａ〜７０３ｉを囲むように配
線されている。クロックバス７０４は実線で示した１層
目配線および点線で示した２層目配線で構成されてい
る。各回路ブロック７０２ａおよび７０２ｂと７０３ａ
〜７０３ｉとの各クロック端子にはクロックバス７０４
に接続される配線が横方向の１層目配線および縦方向の
２層目配線でクロック信号が供給されている。配線およ
びスルーホール等による抵抗成分と配線容量およびブロ
ックの入力容量等の容量成分とは配線７０４により各配
線系列が接続されているので、各配線系列間のクロック
信号の伝達時間の差は小さくなり、クロック信号のスキ
ューのチップ内におけるバラツキを低くしている。

【０００３】また、他の従来の例は「特開平２−２９１
１３号公報」に記載されている半導体装置がある。図１
１によれば、この半導体装置７１１はクロック入力端子
７１２および７２０、クロック配線７１３および７２
１、フリップフロップ（ＦＦ）７１４，７１５，７２
２，および７２３、高抵抗配線７１６，７１９，７２
４，および７２５、低抵抗配線７１７および７１８、容
量素子７２６を備え、クロック入力端子７１２に接続さ
れたフリップフロップ（ＦＦ）７１４および７１５では
クロック配線が長いＦＦ７１４は低抵抗配線７１７の比
率を大きくし、配線長が短かいＦＦ７１５は高抵抗配線
７１９の比率を大きくして、各クロック配線の抵抗値を
調整してＦＦ間のクロック信号の遅延時間を調整してい
る。また、クロック入力端子７２０に接続されたＦＦ７
２２および７２３においてはＦＦ７２２はクロック配線
７２４が長い高抵抗配線に対し、ＦＦ７２３はクロック
配線７２５が短かい高抵抗率配線のため、このクロック
配線７２５に容量素子７２６を付加しＦＦ７２２および
７２３へのクロック信号線の遅延時間差を小さくしてい
る。

【０００４】他の従来の例は「ＩＥＥＥ １９９２ Ｃ
ＵＳＴＯＭ ＩＮＴＥＧＲＡＴＥＤＣＩＲＣＵＩＴＳ
ＣＯＮＦＥＲＡＮＣＥ，２８．３．１〜２８．３．４」
に記載されている。同論文所載のＨツリー（Ｈ−ｔｒｅ
ｅ）構造によって構成したクロック信号分配回路は、図
１２を参照すると同一階層上にクロックドライバーと複
数のバッファと複数のレジスタとを配置し、このバッフ
ァの配線負荷およびゲート負荷を揃えるためにクロック
信号の配線がＨ−ｔｒｅｅ状配置になるように各レジス
タおよび各バッファがそれぞれ配置されている。

【０００５】すなわち、クロック信号の供給を受ける複
数のレジスタの分布数がそれぞれ異なる回路ブロック６
８０１、６８０２および６８０３とクロックドライバー
６６０１を備え、各回路ブロック６８０１〜６８０３は
クロックドライバー６６０１からの配線長が等しくなる
ようにバッファ６３０５、６４０５、および６５２１と
の配線の引き回しが調整され、さらにＨ−ｔｒｅｅ構成
の負荷バランスをとるためのダミーバッファ８４０６〜
８４０９が付加されている。また回路ブロック６８０１
はクロッドライバー６６０１の出力信号が供給されるバ
ッファ６３０５を中心にしてバッファ６３０１〜６３０
４が対角線の位置にそれぞれが配置されバッファ６３０
５との結線が等配線長でＨ−ｔｒｅｅ状に配設されてい
る。さらにバッファ６３０１〜６３０４のそれぞれを中
心に各４個のレジスタが対角線の位置にそれぞれ配置さ
れバッファ６３０１〜６３０４との結線が等配線長でＨ
−ｔｒｅｅ状に配設されている。回路ブロック６８０２
はクロッドライバー６６０１の出力信号が供給されるバ
ッファ６４０５を中心に回路ブロッ６８０１と同一の構
成をとり、バッファ６４０５と６３０５、バッファ６４
０１と６３０１、６４０２と６３０２、６４０３と６３
０３、および６４０４と６３０４がそれぞれ対応するの
で構成の説明は省略する。回路ブロック６８０３はクロ
ッドライバー６６０１の出力信号が供給されるバッファ
６５２１を中心に回路ブロック６８０２と同一構成の回
路ブロック４組が対角線の位置にそれぞれ配置され、こ
れら４個のブロックの中心となるバッファ６５０５、６
５１０、６５１５、および６５２０間は直接にバッファ
６５２１と等配線長でＨ−ｔｒｅｅ状に接続され、バッ
ファ６５０１、６５０６、６５１１、６５１６、および
６４０１と、バッファ６５０２、６５０７、６５１２、
６５１７、および６４０２と、バッファ６５０３、６５
０８、６５１３、６５１８、および６４０３と、バッフ
ァ６５０４、６５０９、６５１４、６５１９、および６
４０４とがそれぞれ対応するので構成の説明は省略す
る。また例えば回路ブロック６８０１のブロックサイズ
を小さくするために配線をパルス波形状に複数回折り曲
げて配線する場合もある。

【０００６】

【発明が解決しようとする課題】上述した従来のＩＣチ
ップにおけるクロック信号分配回路は、以下のような欠
点がある。すなわち、単一のクロックドライバーを用い
た構成ではクロック信号の遅延によりクロックドライバ
ーに近い中央部と、クロックドライバーから遠い周辺部
との間にスキューを生じる。配線遅延を小さくするため
に遅延の一因となるクロック信号線の配線抵抗を減らす
には配線の断面積を大きくする必要があるが、配線容量
が増加してしまう。この増加した配線容量を駆動するた
めにはより大きなクロックドライバーが必要となり、消
費電力も増加する。また高抵抗配線、低抵抗配線、およ
び容量素子を用いて用いる回路では回路規模が大きくな
った場合にそれぞれの抵抗値および容量値をチップ全体
にわたる各部の遅延量に合せて設定するには設計の自由
度が狭くなる。Ｈ−ｔｒｅｅ状に配置配線する回路を用
いる場合は、各階層での負荷のバランスをとるための余
分なゲートおよび配線長を揃えるきめ細かい設計を必要
とし、設計が複雑になる。

【０００７】本発明の目的は、上述の課題に鑑みなされ
たものであり、クロック信号間の低スキュー化および低
消費電力で、設計が容易なＩＣチップ内蔵に適したクロ
ック信号分配回路を提供することにある。

【０００８】

【課題を解決するための手段】本発明の特徴は、クロッ
ク入力バッファから半導体集積回路上に配置された回路
ブロック内の複数のレジスタにクロック信号を供給する
クロック信号分配回路において、前記クロック入力バッ
ファからの配置距離に対応して前記クロック信号の位相
をクロック信号周期の自然数倍遅延した遅延クロック信
号が複数の前記回路ブロックの複数のレジスタにそれぞ
れ供給することにある。

【０００９】また、前記遅延回路は前記クロック信号と
前記回路ブロック内に配置された末端のレジスタに供給
される前記遅延クロック信号とが供給される位相同期ル
ープ回路からなり、この位相同期ループが前記回路ブロ
ックを複数個有する単位ブロック内にそれぞれ配置され
るとともに、前記位相同期ループの各々に供給される前
記クロック信号の分配がＨ字型の配置を組み合せたＨ−
ｔｒｅｅ状になるように前記位相同期ループの配置およ
び配線をすることもできる。

【００１０】さらに、複数の前記単位ブロックを複数の
階層に分割し各階層ごとに前記位相同期ループを設けさ
らに各々の前記位相同期ループに供給される前記遅延ク
ロック信号の分配が前記Ｈ−ｔｒｅｅ状になるように前
記位相同期ループの配置および配線をすることと、前記
レジスタの分布状態が異なる少なくとも２つ以上の前記
単位ブロックが同一階層に配置され各単位ブロックごと
に前記位相同期ループを設けさらに各々の前記位相同期
ループに供給される前記クロック信号の分配が前記Ｈ−
ｔｒｅｅ状になるように前記位相同期ループの配置およ
び配線をすることと、そのいずれか一方または両方を組
み合わせることもできる。

【００１１】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１２】図１は本発明のクロック分配回路の第１の
実施例を示すブロック図、図２はこの実施例の動作を説
明するための波形図である。

【００１３】図１を参照すると、第１の実施例のクロッ
ク分配回路はクロック信号を分配するクロックドライバ
ー１１と回路ブロック１５１〜１５５とが従属接続さ
れ、回路ブロック１５１はクロック信号の供給に応答し
て入力データを対応する論理回路１２１〜１２４にそれ
ぞれ供給するレジスタ１０１〜１０４と、ブロック１５
１に供給されたクロック信号を遅延させる遅延回路１４
１とその遅延された信号をバッファ１２でブロック内に
分配する。回路ブロック１５２〜１５４は回路ブロック
１５１と同一の構成をとり、レジスタ１０１〜１０４が
１０５〜１０８、１０９〜１１２、１１３〜１１６に、
論理回路１２１〜１２４が１２５〜１２８、１２９〜１
３２、１３３〜１３６に、遅延回路１４１が１４２〜１
４４に、バッファ１２が１３〜１５にそれぞれ対応する
のでこれらの構成説明は省略する。

【００１４】論理回路１２１〜１２４はそれぞれ次段の
ブロック１５２のレジスタ１０５〜１０８にその出力デ
ータを供給し、バッファ１２は次段のレジスタ１０５〜
１０８および遅延回路１４２に遅延されたクロック信号
を各々供給する。以下、回路ブロック１５２〜１５４も
同様な接続回路をとるので説明は省略する。また、回路
ブロック１５５はレジスタ１１７〜１２０がレジスタ１
０１〜１０４に対応し前段の出力データを受けてそれぞ
れ所定の回路へ出力する。

【００１５】このクロック信号分配回路によれば、遅延
回路１４１はバッファ１２と合せた遅延量がクロックド
ライバー１１から供給されるクロック信号の位相に対し
て１周期分の遅延になるように設計されている。また遅
延回路１４２〜１４４はそれぞれが入力する前段で遅延
されたクロック信号の位相に対して１周期分の遅延が得
られるように設計されている。したがって各回路ブロッ
クはクロックドライバー１１から供給されるクロック信
号の位相に対して自然数倍だけ位相が遅延された信号に
同期することになる（図２のｔ１〜ｔ３）。このため設
計時には回路ブロック内部のレジスタ間のクロック信号
分配範囲をできるだけ縮小することにより低スキューを
実現できるので、設計の複雑さを低減できる。

【００１６】図３（ａ）、（ｂ）、（ｃ）および（ｄ）
を参照すると、これらの図に示した遅延回路１４１ａお
よび１４１ｂは本実施例の遅延回路１４１を実現する回
路のブロック図ある。図３（ａ）に示す遅延回路１４１
ａはインバータ回路２１〜２４を偶数段従属接続して構
成した回路図であり、図３（ｂ）はその動作説明用の波
形図である。図３（ｂ）を参照すると、インバータ２１
の入力クロック信号Ａ１が奇数段のインバータにより遅
延されたインバータ２３の出力Ａ２は、偶数段目のイン
バータ２４で正転され、その出力信号はインバータ２４
による遅延ｔ１とバッファ１２による遅延ｔ２とを含め
てその遅延量がインバータ２１の入力クロック信号Ａ１
に対して１周期分ずれた信号Ａ３となる。すなわちイン
バータの接続段数とトランジスタサイズとをクロック１
周期分の遅延が得られるように設定されている。また、
図３（ｃ）に示す遅延回路１４１ｂはインバータ３１〜
３３を奇数段従属接続して構成した回路図であり、図３
（ｄ）はその動作説明用の波形図である。図３（ｄ）を
参照すると、インバータ３１の入力クロック信号Ａ４は
偶数段遅延されたインバータ３３の入力信号Ａ５とな
り、さらにインバータ３３によって反転されることによ
りインバータ３３の遅延ｔ３と図１に示したバッファ１
２の遅延ｔ４とを含めてその遅延量がインバータ３１の
入力クロック信号に対して半周期分ずれた信号Ａ６と見
做せる。すなわちインバータ回路の接続段数とトランジ
スタサイズとをクロック半周期分の遅延が得られるよう
に設定されている。これら遅延回路１４１ａおよび１４
１ｂのいずれかを用いて所望の遅延量を設定する。

【００１７】本実施例のクロック信号分配回路と図１０
で示した従来例のクロック信号分配回路とのクロックス
キューを比較すると、この従来例の１個のクロックドラ
イバー７０１を用いてクロック信号を分配する場合は、
分配領域が大きくなればそれに比例してクロックスキュ
ーが大きくなるのに対し、本実施例の回路によれば各回
路ブロック内部に配置されたレジスタ間のクロック信号
のずれをそれぞれ最小にすることでクロックスキューが
低減できる。

【００１８】図４（ａ）は第２の実施例のクロック信号
分配回路を示す配置図であり、同図（ｂ）はこの実施例
に使用される位相同期ループ（ＰＬＬ；Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ）のブロック図である。また図５
はその動作説明用の波形図である。図４（ａ）を参照す
ると、この図に示したクロック信号分配回路は、第１の
実施例における遅延回路１４１にＰＬＬを用いる回路で
あり、内部にＰＬＬ４０１〜４１６をそれぞれを１個づ
つ有する回路ブロック４３１〜４４６とバッファ４２１
〜４２４とクロックドライバー４２５を備えこれらはク
ロックドライバー４２５を中心にＨ−ｔｒｅｅ状に配置
配線されている。これらのブロックに供給されるクロッ
ク信号はＰＬＬ４０１、４０２、４０５、および４０６
に対してバッファ４２１から供給され、ＰＬＬ４０３、
４０４、４０７、および４０８に対してバッファ４２２
から供給され、ＰＬＬ４０９、４１０、４１３、および
４１４に対してバッファ４２３から供給され、ＰＬＬ４
１１、４１２、４１５、および４１６に対してバッファ
４２４から供給され、バッファ４２１〜４２４にはクロ
ックドライバー４２５から供給される。ＰＬＬ４０１は
クロックドライバー４２５の出力信号を参照用クロック
信号として一方の入力端子に、ＰＬＬの出力信号が供給
される回路ブロック４３１内の末端に配置されて遅延量
の大きくなったレジスタ（図示せず）のクロック信号が
他方の入力端子にそれぞれ接続される。ＰＬＬ４０２〜
４１６もそれぞれ同様に接続される。

【００１９】図５を併せて参照すると、入力クロック信
号Ｂ１がクロックドライバー４２５で時間ｔ１だけ遅延
され、この遅延された信号Ｂ２がさらにバッファ４２１
で時間ｔ２だけ遅延されたクロック信号Ｂ３としてＰＬ
Ｌ４０１に供給されて参照クロック信号となる。この参
照クロック信号Ｂ３と回路ブロック４３１内の末端に配
置されて遅延量の大きくなったレジスタ（図示せず）の
クロック信号Ｂ４がＰＬＬ４０１により位相比較されて
参照クロック信号Ｂ３の位相に同期合せが行なわれる。
したがって、参照用クロック信号の分配だけをＨ−ｔｒ
ｅｅ状に配置して等負荷でスキューが生じないように配
置配線を行うことにより、各回路ブロック４３１〜４４
６に対してクロック周期の自然数倍だけ位相をずらして
同期させたクロック信号を高精度で分配できる。

【００２０】図６は第３の実施例のクロック信号分配回
路を示す配置図であり、図７はその動作説明用の波形図
である。図６を参照すると、この図に示したクロック信
号分配回路は、第１階層の回路ブロック５４６および５
３５とクロックドライバー５２１を有し、第１階層の回
路ブロック５４６はＰＬＬ５１６と第２階層の回路ブロ
ック５４０および５４５を有する。この第２階層の回路
ブロック５４０はＰＬＬ５１０と回路ブロック５３６〜
５３９とを有し回路ブロック５３６〜５３９はそれぞれ
ＰＬＬ５０６〜５０９を有する。同様に回路ブロック５
４５はＰＬＬ５１５と回路ブロック５４１〜５４４とを
有し回路ブロック５４１〜５４４はそれぞれＰＬＬ５１
１〜５１４を有する。また、他の第１階層の回路ブロッ
ク５３５はＰＬＬ５０５と回路ブロック５３１〜５３４
を有し回路ブロック５３１〜５３４はそれぞれＰＬＬ５
０１〜５０４を有する。第１階層のＰＬＬ５１６はクロ
ックドライバー５２１から一方の入力端子に参照用クロ
ック信号の供給を受けてＰＬＬ５１０および５１５に供
給するとともに、この信号をＰＬＬ５１０および５１５
のいずれか一方の入力側末端からＰＬＬ５１６の他方の
入力端子に供給される。ＰＬＬ５１０の出力信号はＰＬ
Ｌ５０６〜５０９の一方の入力端子に参照用信号として
供給され、この信号をＰＬＬ５０６〜５０９のいずれか
一方の入力側末端からＰＬＬ５１０の他方の入力端子に
供給される。ＰＬＬ５０６〜５０９の出力信号は回路ブ
ロック内のレジスタ（不図示）に供給されこの信号がレ
ジスタ末端部からＰＬＬ５０６〜５０９の他方の入力端
子にそれぞれ供給される。回路ブロック５４５も同様な
構成であり、構成要素５１５と５１０、５１１と５０
６、５１２と５０７、５１３と５０８、および５１４と
５０９がそれぞれ対応するので説明は省略する。また、
回路ブロック５３５のＰＬＬ５０５は、クロックドライ
バー５２１の出力信号が参照クロック信号として一方の
入力端子に供給される。それ以外の構成は回路ブロック
５４０と同様であり、構成要素５０５と５１０、５０１
と５０６、５０２と５０７、５０３と５０８、および５
０４と５０９がそれぞれ対応するので説明は省略する。
またこれら各回路ブロックの配置はクロックドライバー
５２１を中心に各ＰＬＬ５０１〜５１６がＨ−ｔｒｅｅ
状になるように配置されている。

【００２１】図７を参照すると、バッファ５２１の入力
クロック信号Ｃ１はバッファ５２１で時間ｔ１遅延さ
れ、この信号Ｃ２がＰＬＬ５０５および５１６の入力端
子に供給される。この信号Ｃ２とＰＬＬ５０１〜５０
４、５１０、および５１５の各入力信号Ｃ３がそれぞれ
位相比較されて信号Ｃ２に同期する。さらに入力信号Ｃ
３と回路ブロック５３１〜５３４の末端信号Ｃ４が位相
比較されて信号Ｃ３に同期する。同様にＰＬＬ５０６〜
５０９、および５１１〜５１４の入力信号Ｃ５に回路ブ
ロック５３６〜５３９、５４１〜５４４の末端信号Ｃ６
がそれぞれ同期する。したがって回路ブロック５３６〜
５３９、５４１〜５４４の末端信号Ｃ６がＰＬＬ５０５
および５１６の入力信号Ｃ２にそれぞれ同期することに
なる。

【００２２】すなわち、ＰＬＬを利用した遅延回路を用
いた場合はクロック信号が供給されるＩＣの内部のブロ
ック化を階層的に行なうことにより設計が容易になる。
たとえば、回路ブロック５３１〜５３４、５３６〜５３
９、および５４１〜５４４が既に設計されてマクロブロ
ックとして登録されこれを利用する場合、ブロック５３
５を設計するときのクロック設計はブロック５３１〜５
３４への供給を考慮するだけでよい。同様に、ブロック
５４０を設計するときのクロック設計はブロック５３６
〜５３９への供給を、ブロック５４５を設計するときの
クロック設計はブロック５４１〜５４４への供給を、ブ
ロック５４６を設計するときのクロック設計はブロック
５４０よび５４５への供給をそれぞれ考慮するだけでよ
いため、設計済みの資産が活用でき、これらブロックの
内部を考慮する必要がない。また階層の深さが異なって
も、常にクロック周期の自然数倍の位相がずれたクロッ
ク信号が供給されているので低スキューが実現される。

【００２３】図８は第４の実施例のクロック信号分配回
路を示す配置図であり、図９はその動作説明用の波形図
である。図９を参照すると、この図に示したクロック信
号分配回路は、同一階層上にクロックドライバーと複数
のバッファと複数のレジスタと複数のＰＬＬとを配置
し、このバッファの配線負荷およびゲート負荷を揃える
ためにクロック信号の配線がＨ−ｔｒｅｅ状配置になる
ように各レジスタおよび各バッファがそれぞれ配置され
ている。すなわち、クロック信号の供給を受ける複数の
レジスタの分布状態がそれぞれ異なる回路ブロック６８
０１、６８０２および６８０３とクロックドライバー６
６０１を備え、各回路ブロック６８０１〜６８０３は、
各ブロック内に配置されたＰＬＬ６７０１〜６７０３を
介してそれぞれ接続されるバッファ６３０５、６４０
５、および６５２１との配線の引き回しが調整されクロ
ックドライバー６６０１からの配線長が等しくなるよう
に配置してある。それ以外の構成は従来技術で説明した
図１２と同一の構成をとるので説明は省略する。

【００２４】図９を参照すると、クロックドライバー６
６０１の入力クロック信号Ｄ１はバッファ６６０１で時
間ｔ１遅延されこのクロック信号Ｄ２がＰＬＬ６７０１
〜６７０３の各一方の入力端子に供給される。ＰＬＬ６
７０１〜６７０３でそれぞれクロック１周期単位で所定
の周期遅延された信号Ｄ３がバッファ６３０５、６４０
５、および６５２１でそれぞれ時間ｔ２遅延され、この
信号Ｄ４がバッファ６３０１のほか、６３０４、６４０
１〜６４０４、６５０１〜６５０４、６５０６〜６５０
９、６５１１〜６５１４、および６５１６〜６５１９で
各々さらに時間ｔ３遅延されて各レジスタに供給され
る。これら各回路ブロック６８０１〜６８０３の末端部
の信号Ｄ６がＰＬＬ６３０５、６４０５、および６５２
１の他方の入力端子に供給されて信号Ｄ２との位相比較
が行われ信号Ｄ２と信号Ｄ６が位相同期する。

【００２５】本実施例と図１２に示した従来例の回路を
比較すると、図１２による回路ではクロックが分配され
る末端までのバッファ段数が統一されていることと、各
段のバッファの負荷が一様であることが低スキューの実
現に欠かせない条件である。

【００２６】図１２に示すように不均一な負荷ブロック
を有する場合は、ダミー配線あるいはダミーバッファ８
３０６〜８３０８、および８４０６〜８４０８を付加す
る必要があり消費電力の増加、設計の複雑さを招来す
る。一方、本実施例の場合は回路ブロック内の低スキュ
ー化だけを配慮すればよく、各回路ブロック間でのバッ
ファの段数の違い、または各階層でのバッファ負荷の違
いは無視できるため設計の複雑さが大幅に低減できる。
また、参照用クロック信号と各ブロックの末端のクロッ
ク信号とはＰＬＬによりクロック周期の自然数倍の位相
をずらして同期を実現しているので、ＩＣチップ製造時
の拡散条件のばらつきによりバッファで生じるクロック
スキューを低減できる。

【００２７】上述したように、回路ブロック内はクロッ
クスキューをできるだけ低減するために各ブロックの配
置配線をＨ−ｔｒｅｅ構造にし、各回路ブロック間の位
相をクロック周期の自然数倍に合せるためにＰＬＬを利
用した。

【００２８】

【発明の効果】以上説明したように、本発明のクロック
信号分配回路は、ＩＣチップ上に配置されるレジスタお
よび論理回路を含んだ回路ブロックを複数のブロックに
分割し、各回路ブロックへ供給される位相遅れをもつク
ロック信号をクロック信号周期の自然数倍だけ位相をず
らして供給することにより、クロックドライバーから出
力されるクロック信号との位相同期がとれたクロック信
号として供給する。したがって、ＩＣチップ上全体でク
ロックを必要とする回路ブロックに対して同一クロック
信号を低スキューで分配する必要がなくなり、そのため
低スキュー化の設計時には各回路ブロックでクロック周
期の自然数倍だけクロック位相を遅延させることと、小
さな回路ブロック内での低スキュー化とを配慮して設計
すればよく、設計の複雑さが大幅に低減でき、且つクロ
ックスキューが小さいＩＣ用のクロック信号分配回路を
実現できる。また、スキュー低減のための不要な配線容
量およびダミーバッファの増加がないため低消費電力化
も容易に実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】第１の実施例を説明するための波形図である。

【図３】（ａ）は第１の実施例に含まれる遅延回路１２
ａの構成図である。（ｂ）は遅延回路１２ａの動作説明
用の波形図である。（ｃ）は第１の実施例に含まれる遅
延回路１２ｂの構成図である。（ｄ）は遅延回路１２ｂ
の動作説明用の波形図である。

【図４】（ａ）は本発明の第２の実施例を示すブロック
図である。（ｂ）は第２の実施例で用いるＰＬＬのブロ
ック図である。

【図５】第２の実施例を説明するための波形図である。

【図６】本発明の第３の実施例を示すブロック図であ
る。

【図７】第３の実施例を説明するための波形図である。

【図８】本発明の第４の実施例を示すブロック図であ
る。

【図９】第４の実施例を説明するための波形図である。

【図１０】従来のクロック信号分配回路の一例を示すブ
ロック図である。

【図１１】従来のクロック信号分配回路の他の例を示す
ブロック図である。

【図１２】従来のクロック信号分配回路のさらに他の例
を示すブロック図である。

【符号の説明】

１１ クロックドライバー １２〜１５，４２１〜４２５，５２１，６３０１〜６３
０５，６４０１〜６４０５ バッファ ２１〜２４，３１〜３３ インバータ １０１〜１２０ レジスタ １２１〜１３２ 論理回路 １４１〜１４４，１４１ａ，１４１ｂ 遅延回路 １５１〜１５５，４３１〜４４６，５３１〜５４６，６
８０１〜６８０３回路ブロック ４０１〜４１６，５０１〜５１６，６７０１〜６７０２
ＰＬＬ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 クロック入力バッファから半導体集積回
   路上に配置された回路ブロック内の複数のレジスタにク
   ロック信号を供給するクロック信号分配回路において、
   前記クロック入力バッファからの配置距離に対応して前
   記クロック信号の位相をクロック信号周期の自然数倍遅
   延した遅延クロック信号が複数の前記回路ブロックの複
   数のレジスタにそれぞれ供給されることを特徴とするク
   ロック信号分配回路。
2. 【請求項２】 前記遅延回路は前記クロック信号と前記
   回路ブロック内に配置された末端のレジスタに供給され
   る前記遅延クロック信号とが供給される位相同期ループ
   からなり、この位相同期ループが前記回路ブロックを複
   数個有する単位ブロック内にそれぞれ配置されるととも
   に、前記位相同期ループの各々に供給される前記クロッ
   ク信号の分配がＨ字型の配置を組み合せたＨツリー状に
   なるように前記位相同期ループの配置および配線をする
   ことを特徴とする請求項１記載のクロック信号分配回
   路。
3. 【請求項３】 複数の前記単位ブロックを複数の階層に
   分割し各階層ごとに前記位相同期ループを設けさらに各
   々の前記位相同期ループに供給される前記遅延クロック
   信号の分配が前記Ｈツリー状になるように前記位相同期
   ループの配置および配線をすることと、前記レジスタの
   分布状態が異なる少なくとも２つ以上の前記単位ブロッ
   クが同一階層に配置され各単位ブロックごとに前記位相
   同期ループを設けさらに各々の前記位相同期ループに供
   給される前記クロック信号の分配が前記Ｈツリー状にな
   るように前記位相同期ループの配置および配線をするこ
   とと、そのいずれか一方または両方を組み合わせること
   を特徴とする請求項１記載のクロック信号分配回路。