JPH03161815A - クロック供給方式 - Google Patents
クロック供給方式Info
- Publication number
- JPH03161815A JPH03161815A JP1301705A JP30170589A JPH03161815A JP H03161815 A JPH03161815 A JP H03161815A JP 1301705 A JP1301705 A JP 1301705A JP 30170589 A JP30170589 A JP 30170589A JP H03161815 A JPH03161815 A JP H03161815A
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- JP
- Japan
- Prior art keywords
- clock
- phase
- module
- integrated circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明ｉｔ クロック供給方式に関するものである。
従来の技術
第２図（よ 従来のクロック供給方式の構或を示すブロ
ック図であん 図面において、 ２１は集積回廠 ２
２，２ ３，２ ４．２ ５は演算モジューノｋ２６は
クロック生或回ｗ！Ｐ．３１はクロック母ＩＬ２７．２
８．２ ９．３ ０はクロック信号である。集積回路
２１で（よ 一般にクロック母線３１が供給されており
、クロック母線３ｌから各演算モジュール２ ２，２
３，２ ４．２ ５に対して（戴 クロック生戒回路２
６により、バッファリングを行いクロック信号２ ７．
２ ８，２ ９．３ ０が供給されていも 各演算モジ
ュール２ ２，２ ３，２ ４．２ ５に供給されるク
ロック信号２ ７．２ ８．２ ９．３ ０の位相（よ
同期している必要があり、同期していない場合はミス
ラッチ等が生じも このた△ 従来ではクロック母線３
１から各演算モジュール２ ２，２ ３．２ ４．２
５までの遅延を回路解析等によって合わせ、供給するク
ロック信号２ ７，２ ８，２ ９．３ ０の位相を保
障していｔも 発明が解決しようとする課題 一般に製造上のバラッキ等により、負荷が変化すると演
算モジュールに供給されるクロツク信号の位相の保障が
困難となり、すなわちスキューが発生する。従来のクロ
ック供給方式の場合、クロック母線から演算モジュール
に供給されるクロック信号位相の保陳 つまりスキュー
の低減化にはドライバー能力の検討つまりファンアウト
の調整が必要であり、集積回路の大規模化・複雑化に伴
い遅延信号の見積もり・見直し（よ 複雑多岐に渡り、
例えば 第１の演算モジュールで負荷が変化した場合に
はクロック信号の供給される第１の演算モジュールと第
２の演算モジュール間のスキューの低減化を図るために
番ヨ 遅延時間の見直しを第１の演算モジュールのみ
ならず第２の演算モジュールに対しても行う必要がある
等の問題を有していた 本発明（上 かかる点に鑑へ 集積回路内に基準位相ロ
ックループと少なくとも１つ以上の位相口ックループを
有する演算モジュールを有し クロック母線から演算モ
ジュールに供給されるクロック信号の位相を保障し 各
演算モジュール間のスキューを低減せしめるクロック供
給方式を提供することを目的とする。
ック図であん 図面において、 ２１は集積回廠 ２
２，２ ３，２ ４．２ ５は演算モジューノｋ２６は
クロック生或回ｗ！Ｐ．３１はクロック母ＩＬ２７．２
８．２ ９．３ ０はクロック信号である。集積回路
２１で（よ 一般にクロック母線３１が供給されており
、クロック母線３ｌから各演算モジュール２ ２，２
３，２ ４．２ ５に対して（戴 クロック生戒回路２
６により、バッファリングを行いクロック信号２ ７．
２ ８，２ ９．３ ０が供給されていも 各演算モジ
ュール２ ２，２ ３，２ ４．２ ５に供給されるク
ロック信号２ ７．２ ８．２ ９．３ ０の位相（よ
同期している必要があり、同期していない場合はミス
ラッチ等が生じも このた△ 従来ではクロック母線３
１から各演算モジュール２ ２，２ ３．２ ４．２
５までの遅延を回路解析等によって合わせ、供給するク
ロック信号２ ７，２ ８，２ ９．３ ０の位相を保
障していｔも 発明が解決しようとする課題 一般に製造上のバラッキ等により、負荷が変化すると演
算モジュールに供給されるクロツク信号の位相の保障が
困難となり、すなわちスキューが発生する。従来のクロ
ック供給方式の場合、クロック母線から演算モジュール
に供給されるクロック信号位相の保陳 つまりスキュー
の低減化にはドライバー能力の検討つまりファンアウト
の調整が必要であり、集積回路の大規模化・複雑化に伴
い遅延信号の見積もり・見直し（よ 複雑多岐に渡り、
例えば 第１の演算モジュールで負荷が変化した場合に
はクロック信号の供給される第１の演算モジュールと第
２の演算モジュール間のスキューの低減化を図るために
番ヨ 遅延時間の見直しを第１の演算モジュールのみ
ならず第２の演算モジュールに対しても行う必要がある
等の問題を有していた 本発明（上 かかる点に鑑へ 集積回路内に基準位相ロ
ックループと少なくとも１つ以上の位相口ックループを
有する演算モジュールを有し クロック母線から演算モ
ジュールに供給されるクロック信号の位相を保障し 各
演算モジュール間のスキューを低減せしめるクロック供
給方式を提供することを目的とする。
課題を解決するための手段
本発明（上 集積回路内に基準位相ロックループと少な
くとも一つ以上の位相口ックルーブを有する演算モジュ
ールを有し クロック母線から前記演算モジュールに供
給されるクロック信号の位相を保障し 各演算モジュー
ル間のスキューを低減せしめるクロック供給方式である
。
くとも一つ以上の位相口ックルーブを有する演算モジュ
ールを有し クロック母線から前記演算モジュールに供
給されるクロック信号の位相を保障し 各演算モジュー
ル間のスキューを低減せしめるクロック供給方式である
。
作用
本発明（上 前記した構戒により、集積回路内に基準位
相口ックループと少なくとも１つ以上の位相ロックルー
プを有する演算モジュールを有し製造上のバラツキ等に
より、負荷が変化した場合においてもクロック母線から
演算モジュールに供給されるクロック信号の位相は位相
口ックルーブによってクロック母線の位相と同期が保障
され各演算モジュール間のスキューを低減せしめること
が可能となる。
相口ックループと少なくとも１つ以上の位相ロックルー
プを有する演算モジュールを有し製造上のバラツキ等に
より、負荷が変化した場合においてもクロック母線から
演算モジュールに供給されるクロック信号の位相は位相
口ックルーブによってクロック母線の位相と同期が保障
され各演算モジュール間のスキューを低減せしめること
が可能となる。
実施例
第１図（よ 本発明の一実施例による集積回路のブロッ
ク図である。第１図において、 １は集積回路であり、
その集積回路ｌ内部に４つの演算モジュール２〜５を有
する。各演算モジュール２〜５の内部に位相口ックルー
ブ６〜９を有すん その位相ロックループ６〜９に 位
相口ックループＩＯからのクロック信号ｌ２〜ｌ５が供
給され また位相口ックループ６〜９からそれぞれクロ
ツク信号！６〜１９が出力されも また位相口ックルー
プ１０ヘクロック母線１１からクロック信号が供給され
る。
ク図である。第１図において、 １は集積回路であり、
その集積回路ｌ内部に４つの演算モジュール２〜５を有
する。各演算モジュール２〜５の内部に位相口ックルー
ブ６〜９を有すん その位相ロックループ６〜９に 位
相口ックループＩＯからのクロック信号ｌ２〜ｌ５が供
給され また位相口ックループ６〜９からそれぞれクロ
ツク信号！６〜１９が出力されも また位相口ックルー
プ１０ヘクロック母線１１からクロック信号が供給され
る。
以上のように構威された本実施例のクロック供給方式に
ついて、以下その動作を説明する。図において、クロッ
ク母線１ｌから集積回路１内部の位相口ックルーブ１０
に入力されクロック母線ｌ１と同期を保障されたクロッ
ク信号１ ２，１ ３，１４．１５ｉよ 各々演算モジ
ュール２，３，４．５に伝達される。ここで、クロック
信号１ ２．１ ３．１ ４，１５の位相はクロック母
線１１と同期していもクロック信号１ ２，１ ３，１
４，Ｉ Ｈ上 各々位相ロックループ６，７，８．９
に入力されクロック母線１１と同期を保障されたクロッ
ク信号１ ６．１ ７，１８．１９が生或される。例え
（′Ｌ 演算モジュール２内部の負荷（容量等）が製造
上のバラツキ等により変化した場合においても演算モジ
ュール２内部の遅延時間の見直しは必要なく、クロツク
母線１ｌから演算モジュール３，４．５に供給されるク
ロック信号の位相は保障されており、他の演算モジュー
ル３，４．５にも影響を及ぼさなし〜以上のように 本
実施例によれば 集積回路ｌ内部に基準位相口ックルー
プ１０と演算モジュール内部に少なくとも１つ以上の位
相ロツクループ６〜９を設けることにより、クロツク母
線１１から演算モジュール２〜５に供給されるクロツク
信号１２〜１５を保障し 各演算モジュール間のスキュ
ーを低減せしめることができる。さらに各演算モジュー
ル間のスキューを低減せしめるに（上集積回路ｌの中心
に基準位相口ツクループ１０を設置し 基準位相ロック
ループ１０から等距離に各位相口ックループ６〜９を設
置することが望ましＬ〜 な抵 本実施例では集積回路内に４つの演算モジュール
を有する場合について説明した力（ ４つ以上の演算モ
ジュールを有する場合においても同様の効果を有する。
ついて、以下その動作を説明する。図において、クロッ
ク母線１ｌから集積回路１内部の位相口ックルーブ１０
に入力されクロック母線ｌ１と同期を保障されたクロッ
ク信号１ ２，１ ３，１４．１５ｉよ 各々演算モジ
ュール２，３，４．５に伝達される。ここで、クロック
信号１ ２．１ ３．１ ４，１５の位相はクロック母
線１１と同期していもクロック信号１ ２，１ ３，１
４，Ｉ Ｈ上 各々位相ロックループ６，７，８．９
に入力されクロック母線１１と同期を保障されたクロッ
ク信号１ ６．１ ７，１８．１９が生或される。例え
（′Ｌ 演算モジュール２内部の負荷（容量等）が製造
上のバラツキ等により変化した場合においても演算モジ
ュール２内部の遅延時間の見直しは必要なく、クロツク
母線１ｌから演算モジュール３，４．５に供給されるク
ロック信号の位相は保障されており、他の演算モジュー
ル３，４．５にも影響を及ぼさなし〜以上のように 本
実施例によれば 集積回路ｌ内部に基準位相口ックルー
プ１０と演算モジュール内部に少なくとも１つ以上の位
相ロツクループ６〜９を設けることにより、クロツク母
線１１から演算モジュール２〜５に供給されるクロツク
信号１２〜１５を保障し 各演算モジュール間のスキュ
ーを低減せしめることができる。さらに各演算モジュー
ル間のスキューを低減せしめるに（上集積回路ｌの中心
に基準位相口ツクループ１０を設置し 基準位相ロック
ループ１０から等距離に各位相口ックループ６〜９を設
置することが望ましＬ〜 な抵 本実施例では集積回路内に４つの演算モジュール
を有する場合について説明した力（ ４つ以上の演算モ
ジュールを有する場合においても同様の効果を有する。
発明の効果
以上説明したように 本発明によれば 集積回路内部に
基準位相ロックルーブと演算モジュール内部に少なくと
も１つ以上の位相口ックルーブを設けることにより、ク
ロック母線から演算モジュールに供給されるクロック信
号を保障し 各演算モジュール間のスキューを低減せし
めることができる。集積回路の大規模イし 複雑化が
進む中で、その実用的効果は大きし１
基準位相ロックルーブと演算モジュール内部に少なくと
も１つ以上の位相口ックルーブを設けることにより、ク
ロック母線から演算モジュールに供給されるクロック信
号を保障し 各演算モジュール間のスキューを低減せし
めることができる。集積回路の大規模イし 複雑化が
進む中で、その実用的効果は大きし１
第１図は本発明における一実施例のクロック供給方式の
構或を示すブロック阻 第２図は従来のクロック供給方
式の構戒を示すブロック図である。 ｌ・・・集積回１３ ２ ， ３ ， ４ ． ５・
・・演算モジューノｋ６，７，８，９．１ ０・・・位
相ロックループ、 １１・・・クロック母艦 １２，１
３．１４．１５，１６，１７，１８，１９・・・クロッ
ク信残
構或を示すブロック阻 第２図は従来のクロック供給方
式の構戒を示すブロック図である。 ｌ・・・集積回１３ ２ ， ３ ， ４ ． ５・
・・演算モジューノｋ６，７，８，９．１ ０・・・位
相ロックループ、 １１・・・クロック母艦 １２，１
３．１４．１５，１６，１７，１８，１９・・・クロッ
ク信残
Claims (2)
- （１）集積回路内に基準位相ロックループと少なくとも
一つ以上の位相ロックループを有する演算モジュールを
有し、前記基準位相ロックループの基準信号力が、前記
演算モジュールに供給されることを特徴とするクロック
供給方式。 - （２）複数の演算モジュールを有することを特徴とする
特許請求の範囲第１項記載のクロック供給方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301705A JPH03161815A (ja) | 1989-11-20 | 1989-11-20 | クロック供給方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301705A JPH03161815A (ja) | 1989-11-20 | 1989-11-20 | クロック供給方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03161815A true JPH03161815A (ja) | 1991-07-11 |
Family
ID=17900167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1301705A Pending JPH03161815A (ja) | 1989-11-20 | 1989-11-20 | クロック供給方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03161815A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06202753A (ja) * | 1992-11-03 | 1994-07-22 | Intel Corp | コンピュータシステム及びプロセッサのクロックを停止する方法 |
| JPH06348363A (ja) * | 1993-06-08 | 1994-12-22 | Nec Corp | クロック信号分配回路 |
| US5430397A (en) * | 1993-01-27 | 1995-07-04 | Hitachi, Ltd. | Intra-LSI clock distribution circuit |
| JPH07253825A (ja) * | 1994-03-15 | 1995-10-03 | Toshiba Corp | 半導体集積回路のクロック信号分配方法およびこの方法に用いられる周波数逓倍器 |
| US5935253A (en) * | 1991-10-17 | 1999-08-10 | Intel Corporation | Method and apparatus for powering down an integrated circuit having a core that operates at a speed greater than the bus frequency |
| US6396323B1 (en) | 1998-11-10 | 2002-05-28 | Hitachi, Ltd. | Phase adjustor for semiconductor integrated circuit |
| JP2008123531A (ja) * | 2007-11-21 | 2008-05-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| US8086814B2 (en) | 2006-03-13 | 2011-12-27 | Panasonic Corporation | Semiconductor integrated circuit apparatus |
-
1989
- 1989-11-20 JP JP1301705A patent/JPH03161815A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5935253A (en) * | 1991-10-17 | 1999-08-10 | Intel Corporation | Method and apparatus for powering down an integrated circuit having a core that operates at a speed greater than the bus frequency |
| JPH06202753A (ja) * | 1992-11-03 | 1994-07-22 | Intel Corp | コンピュータシステム及びプロセッサのクロックを停止する方法 |
| US5918043A (en) * | 1992-11-03 | 1999-06-29 | Intel Corporation | Method and apparatus for asynchronously stopping the clock in a processor |
| US5430397A (en) * | 1993-01-27 | 1995-07-04 | Hitachi, Ltd. | Intra-LSI clock distribution circuit |
| JPH06348363A (ja) * | 1993-06-08 | 1994-12-22 | Nec Corp | クロック信号分配回路 |
| JPH07253825A (ja) * | 1994-03-15 | 1995-10-03 | Toshiba Corp | 半導体集積回路のクロック信号分配方法およびこの方法に用いられる周波数逓倍器 |
| US6396323B1 (en) | 1998-11-10 | 2002-05-28 | Hitachi, Ltd. | Phase adjustor for semiconductor integrated circuit |
| US6720815B2 (en) | 1998-11-10 | 2004-04-13 | Renesas Technology Corp. | Phase adjustor for semiconductor integrated circuit |
| US6906572B2 (en) | 1998-11-10 | 2005-06-14 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7084690B2 (en) | 1998-11-10 | 2006-08-01 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| KR100609342B1 (ko) * | 1998-11-10 | 2006-08-09 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 |
| US8086814B2 (en) | 2006-03-13 | 2011-12-27 | Panasonic Corporation | Semiconductor integrated circuit apparatus |
| JP2008123531A (ja) * | 2007-11-21 | 2008-05-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
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