JPH06348745A - ｎ次関数演算装置 - Google Patents
ｎ次関数演算装置Info
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- JPH06348745A JPH06348745A JP5165191A JP16519193A JPH06348745A JP H06348745 A JPH06348745 A JP H06348745A JP 5165191 A JP5165191 A JP 5165191A JP 16519193 A JP16519193 A JP 16519193A JP H06348745 A JPH06348745 A JP H06348745A
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Abstract
(57)【要約】
［目的］乗算器を用いない小規模・低コストな回路構成
であって高速演算可能なｎ次関数演算装置を提供する。 ［構成］２つの級数演算器３２，３８が縦続接続され、
それらの間に加算器４４が挿入され、第２段の級数演算
器３８の出力端子と装置出力端子４６との間に加算器４
８が挿入される。第１段の級数演算器３２の加算器３４
の一方の入力端子には定数発生器５０より定数２ａ2 が
与えられる。加算器４４の一方の入力端子には定数発生
器５２より定数（ａ1 −ａ2 ）が与えられる。加算器４
８の一方の入力端子には定数発生器５４より定数ａ0 が
与えられる。変数ｘ（整数）に対して、クロック回路５
６は、第１および第２段の級数演算器３２，３８のレジ
スタ３６，４２に同期したクロックＣＬＫi ，ＣＬＫk
をそれぞれ（ｘ＋１）個、ｘ個だけ与える。
であって高速演算可能なｎ次関数演算装置を提供する。 ［構成］２つの級数演算器３２，３８が縦続接続され、
それらの間に加算器４４が挿入され、第２段の級数演算
器３８の出力端子と装置出力端子４６との間に加算器４
８が挿入される。第１段の級数演算器３２の加算器３４
の一方の入力端子には定数発生器５０より定数２ａ2 が
与えられる。加算器４４の一方の入力端子には定数発生
器５２より定数（ａ1 −ａ2 ）が与えられる。加算器４
８の一方の入力端子には定数発生器５４より定数ａ0 が
与えられる。変数ｘ（整数）に対して、クロック回路５
６は、第１および第２段の級数演算器３２，３８のレジ
スタ３６，４２に同期したクロックＣＬＫi ，ＣＬＫk
をそれぞれ（ｘ＋１）個、ｘ個だけ与える。
Description
【０００１】
【産業上の利用分野】本発明は、変数として整数が与え
られるｎ次関数を演算するｎ次関数演算装置に関する。
られるｎ次関数を演算するｎ次関数演算装置に関する。
【０００２】
【従来の技術】ｎ次関数は、一般にｆ(x) ＝ａ0 ＋ａ1・
ｘ＋ａ2・ｘ2 ……＋ａn・ｘn と表される。この一般式に
おいて、０次項（初項）のａ0 は定数であり、１次項の
ａ1・ｘは係数ａ1 と変数ｘとの積であり、２次項のａ2・
ｘ2 は係数ａ2 と変数ｘの２乗ｘ2 との積であり、…ｎ
次項のａn・ｘn は係数ａn と変数ｘのｎ乗ｘn との積で
あり、ｎ次関数ｆ(x) はこれらｎ項の和である。
ｘ＋ａ2・ｘ2 ……＋ａn・ｘn と表される。この一般式に
おいて、０次項（初項）のａ0 は定数であり、１次項の
ａ1・ｘは係数ａ1 と変数ｘとの積であり、２次項のａ2・
ｘ2 は係数ａ2 と変数ｘの２乗ｘ2 との積であり、…ｎ
次項のａn・ｘn は係数ａn と変数ｘのｎ乗ｘn との積で
あり、ｎ次関数ｆ(x) はこれらｎ項の和である。
【０００３】図１０に、一例として２次関数ｆ(x) ＝ａ
0 ＋ａ1・ｘ＋ａ2・ｘ2 を演算する従来の２次関数演算装
置の回路構成を示す。この２次関数演算装置は、３つの
乗算器２０２，２０４，２０６と２つの加算器２０８，
２１０とから構成される。乗算器２０４，２０６および
加算器２１０の一方の入力端子には、係数発生器（図示
せず）より各項の係数ａ2 ，ａ1 ，ａ0 の値がそれぞれ
与えられる。
0 ＋ａ1・ｘ＋ａ2・ｘ2 を演算する従来の２次関数演算装
置の回路構成を示す。この２次関数演算装置は、３つの
乗算器２０２，２０４，２０６と２つの加算器２０８，
２１０とから構成される。乗算器２０４，２０６および
加算器２１０の一方の入力端子には、係数発生器（図示
せず）より各項の係数ａ2 ，ａ1 ，ａ0 の値がそれぞれ
与えられる。
【０００４】装置入力端子２００に入力された変数ｘの
値は、乗算器２０２の両入力端子と乗算器２０６の他方
の入力端子とに与えられる。乗算器２０２は、その両入
力端子に与えられたｘ，ｘを乗算し、積ｘ2 を出力す
る。乗算器２０２の出力ｘ2 は乗算器２０４の他方の入
力端子に与えられる。乗算器２０４は、乗算器２０２か
らのｘ2 と係数発生器からのａ2 とを乗算し、積ａ2・ｘ
2 を出力する。乗算器２０４の出力ａ2・ｘ2 は加算器２
０８の一方の入力端子に与えられる。
値は、乗算器２０２の両入力端子と乗算器２０６の他方
の入力端子とに与えられる。乗算器２０２は、その両入
力端子に与えられたｘ，ｘを乗算し、積ｘ2 を出力す
る。乗算器２０２の出力ｘ2 は乗算器２０４の他方の入
力端子に与えられる。乗算器２０４は、乗算器２０２か
らのｘ2 と係数発生器からのａ2 とを乗算し、積ａ2・ｘ
2 を出力する。乗算器２０４の出力ａ2・ｘ2 は加算器２
０８の一方の入力端子に与えられる。
【０００５】他方、乗算器２０６は、装置入力端子２０
０からのｘと係数発生器からのａ1とを乗算し、積ａ1・
ｘを出力する。乗算器２０６の出力ａ1・ｘは加算器２０
８の他方の入力端子に与えられる。加算器２０８は、乗
算器２０４からのａ2・ｘ2 と乗算器２０６からのａ1・ｘ
とを加算し、和（ａ1・ｘ＋ａ2・ｘ2 ）を出力する。加算
器２０８の出力（ａ1・ｘ＋ａ2・ｘ2 ）は加算器２１０の
他方の入力端子に与えられる。加算器２１０は、加算器
２０８からの（ａ1・ｘ＋ａ2・ｘ2 ）と係数発生器からの
ａ0 とを加算し、和（ａ0 ＋ａ1・ｘ＋ａ2・ｘ2 ）を出力
する。
０からのｘと係数発生器からのａ1とを乗算し、積ａ1・
ｘを出力する。乗算器２０６の出力ａ1・ｘは加算器２０
８の他方の入力端子に与えられる。加算器２０８は、乗
算器２０４からのａ2・ｘ2 と乗算器２０６からのａ1・ｘ
とを加算し、和（ａ1・ｘ＋ａ2・ｘ2 ）を出力する。加算
器２０８の出力（ａ1・ｘ＋ａ2・ｘ2 ）は加算器２１０の
他方の入力端子に与えられる。加算器２１０は、加算器
２０８からの（ａ1・ｘ＋ａ2・ｘ2 ）と係数発生器からの
ａ0 とを加算し、和（ａ0 ＋ａ1・ｘ＋ａ2・ｘ2 ）を出力
する。
【０００６】このように、この２次関数演算装置におい
ては、第１サイクルで乗算器２０２が乗算（ｘ×ｘ）を
行い、第２サイクルで乗算器２０４が乗算（ａ2 ×ｘ
2 ）を行い、第１〜第２サイクルで乗算器２０６が乗算
（ａ1 ×ｘ）を行い、第３サイクルで加算器２０８が加
算（ａ1・ｘ＋ａ2・ｘ2 ）を行い、第４サイクルで加算器
２１０が加算（ａ0 ＋ａ1・ｘ＋ａ2・ｘ2 ）を行う。した
がって、１つの変数値に対する全演算時間は４サイクル
であり、変数ｘが入力される度毎に４サイクルの演算動
作が繰り返される。
ては、第１サイクルで乗算器２０２が乗算（ｘ×ｘ）を
行い、第２サイクルで乗算器２０４が乗算（ａ2 ×ｘ
2 ）を行い、第１〜第２サイクルで乗算器２０６が乗算
（ａ1 ×ｘ）を行い、第３サイクルで加算器２０８が加
算（ａ1・ｘ＋ａ2・ｘ2 ）を行い、第４サイクルで加算器
２１０が加算（ａ0 ＋ａ1・ｘ＋ａ2・ｘ2 ）を行う。した
がって、１つの変数値に対する全演算時間は４サイクル
であり、変数ｘが入力される度毎に４サイクルの演算動
作が繰り返される。
【０００７】
【発明が解決しようとする課題】このように、従来のｎ
次関数演算装置は、入力された変数ｘの値に対してｎ次
関数ｆ(x) ＝ａ0 ＋ａ1・ｘ＋ａ2・ｘ2 ……＋ａn・ｘn の
１次項からｎ次項までの各項の値ａi・ｘi を乗算器によ
って演算し、それら各項の値ａi・ｘi の和さらにはそれ
に初項ａo を加えた和を加算器によって演算する回路構
成であった。かかる回路構成においては、ｎ（ｎ＋１）
／２個の乗算器を必要とする。実際、上記した従来の２
次関数演算装置では、３個の乗算器（２０２，２０４，
２０６）を用いている。しかし、乗算器は加算器と比較
して回路面積が格段に大きく、コストもずっと高い。こ
のため、従来のｎ次関数演算装置は、回路規模が大き
く、装置価格が高くついていた。
次関数演算装置は、入力された変数ｘの値に対してｎ次
関数ｆ(x) ＝ａ0 ＋ａ1・ｘ＋ａ2・ｘ2 ……＋ａn・ｘn の
１次項からｎ次項までの各項の値ａi・ｘi を乗算器によ
って演算し、それら各項の値ａi・ｘi の和さらにはそれ
に初項ａo を加えた和を加算器によって演算する回路構
成であった。かかる回路構成においては、ｎ（ｎ＋１）
／２個の乗算器を必要とする。実際、上記した従来の２
次関数演算装置では、３個の乗算器（２０２，２０４，
２０６）を用いている。しかし、乗算器は加算器と比較
して回路面積が格段に大きく、コストもずっと高い。こ
のため、従来のｎ次関数演算装置は、回路規模が大き
く、装置価格が高くついていた。
【０００８】また、従来のｎ次関数演算装置では、変数
ｘが入力される度毎に最初（リセット状態）から演算動
作を行うため、変数ｘの値がたとえば１０，１１，１
２，…と連続的にインクリメントする場合でも、１つの
変数値に対する演算時間（二次関数の場合は４サイク
ル）を毎回繰り返されなければならず、高速演算ができ
なかった。
ｘが入力される度毎に最初（リセット状態）から演算動
作を行うため、変数ｘの値がたとえば１０，１１，１
２，…と連続的にインクリメントする場合でも、１つの
変数値に対する演算時間（二次関数の場合は４サイク
ル）を毎回繰り返されなければならず、高速演算ができ
なかった。
【０００９】本発明は、かかる問題点に鑑みてなされた
もので、乗算器を用いない小規模・低コストな回路構成
であって、変数ｘの値が連続的にインクリメントするよ
うなｎ次関数を高速演算できるｎ次関数演算装置を提供
することを目的とする。
もので、乗算器を用いない小規模・低コストな回路構成
であって、変数ｘの値が連続的にインクリメントするよ
うなｎ次関数を高速演算できるｎ次関数演算装置を提供
することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のｎ次関数演算装置は、変数として整数が
与えられるｎ次関数を演算するｎ次関数演算装置におい
て、縦続接続されたｎ個の級数演算器と、各段の前記級
数演算器の入力に前記ｎ次関数の１つまたは複数の係数
に応じた所定の定数を与える定数発生器と、各段の前記
級数演算器に前記変数の値に応じた所定の回数だけ積算
動作を行わせるタイミング回路とを具備する構成とし
た。
めに、本発明のｎ次関数演算装置は、変数として整数が
与えられるｎ次関数を演算するｎ次関数演算装置におい
て、縦続接続されたｎ個の級数演算器と、各段の前記級
数演算器の入力に前記ｎ次関数の１つまたは複数の係数
に応じた所定の定数を与える定数発生器と、各段の前記
級数演算器に前記変数の値に応じた所定の回数だけ積算
動作を行わせるタイミング回路とを具備する構成とし
た。
【００１１】
【作用】本発明では、第１段の級数演算器の出力が第２
段の級数演算器によって積算され、第２段の級数演算器
の出力が第３段の級数演算器によって積算され、……、
第（ｎ−１）段の級数演算器の出力が第ｎ段の級数演算
器によって積算される。各段の級数演算器に入力される
定数は、加算器より与えられてもよく、前段の級数演算
器の出力の中に含まれるデータとして与えられてもよ
い。
段の級数演算器によって積算され、第２段の級数演算器
の出力が第３段の級数演算器によって積算され、……、
第（ｎ−１）段の級数演算器の出力が第ｎ段の級数演算
器によって積算される。各段の級数演算器に入力される
定数は、加算器より与えられてもよく、前段の級数演算
器の出力の中に含まれるデータとして与えられてもよ
い。
【００１２】通常は、最初に第１段の級数演算器に１つ
目のクロックが与えられ、次に第１段の級数演算器に２
つ目のクロックが与えられると同時に第２段の級数演算
器に１つ目のクロックが与えられ、次に第１段および第
２段の級数演算器にそれぞれ３つ目のクロックおよび２
つ目のクロックが与えられると同時に第３段の級数演算
器に１つ目のクロックが与えられるというようなタイミ
ング制御が行われる。
目のクロックが与えられ、次に第１段の級数演算器に２
つ目のクロックが与えられると同時に第２段の級数演算
器に１つ目のクロックが与えられ、次に第１段および第
２段の級数演算器にそれぞれ３つ目のクロックおよび２
つ目のクロックが与えられると同時に第３段の級数演算
器に１つ目のクロックが与えられるというようなタイミ
ング制御が行われる。
【００１３】変数ｘ（整数）が与えられると、第１段の
級数演算器が｛ｘ＋（ｎ−１）｝回だけ積算動作を行
い、第２段の級数演算器が｛ｘ＋（ｎ−２）｝回だけ積
算動作を行い、……、第ｎ段の級数演算器がｘ回だけ積
算動作を行った時点で、第ｎ段の級数演算器の出力側に
ｎ次関数の演算結果が得られる。
級数演算器が｛ｘ＋（ｎ−１）｝回だけ積算動作を行
い、第２段の級数演算器が｛ｘ＋（ｎ−２）｝回だけ積
算動作を行い、……、第ｎ段の級数演算器がｘ回だけ積
算動作を行った時点で、第ｎ段の級数演算器の出力側に
ｎ次関数の演算結果が得られる。
【００１４】
【実施例】以下、図１〜図９を参照して本発明の実施例
を説明する。
を説明する。
【００１５】先ず、図１〜図３につき本発明の基本的技
法を説明する。初項ｂo 、公差ｄの等差数列において、
初項からＮ項までの和は次の級数で表される。 (k=1〜N)Σｅk ＝Ｎ｛２ｂo ＋（Ｎ＋１）ｄ｝／２ ……（１）
法を説明する。初項ｂo 、公差ｄの等差数列において、
初項からＮ項までの和は次の級数で表される。 (k=1〜N)Σｅk ＝Ｎ｛２ｂo ＋（Ｎ＋１）ｄ｝／２ ……（１）
【００１６】公差ｄが０の場合、初項ｂo をａ1 （定
数）とおくと、上式（１）から次の式が導かれる。 (k=1〜N)Σａ1 ＝ａ1・Ｎ ……（２）
数）とおくと、上式（１）から次の式が導かれる。 (k=1〜N)Σａ1 ＝ａ1・Ｎ ……（２）
【００１７】式（２）において、Ｎ（整数）を変数のｘ
（整数）に置き換えて、左辺と右辺を互いに置き換える
と、次のようになる。 ａ1・ｘ＝(k=1〜x)Σａ1 ……（３）
（整数）に置き換えて、左辺と右辺を互いに置き換える
と、次のようになる。 ａ1・ｘ＝(k=1〜x)Σａ1 ……（３）
【００１８】つまり、変数ｘが整数であるｎ次関数ｆ
(x) ＝ａ0 ＋ａ1・ｘ＋ａ2・ｘ2 ……＋ａn・ｘn の１次項
ａ1・ｘは、係数ａ1 の級数（ｋ＝１〜ｘ）として表され
る。ハードウェアレベルでみると、係数ａ1 と変数ｘと
を乗算する乗算器を、図１に示すような級数演算器１０
に置き換えることができる。
(x) ＝ａ0 ＋ａ1・ｘ＋ａ2・ｘ2 ……＋ａn・ｘn の１次項
ａ1・ｘは、係数ａ1 の級数（ｋ＝１〜ｘ）として表され
る。ハードウェアレベルでみると、係数ａ1 と変数ｘと
を乗算する乗算器を、図１に示すような級数演算器１０
に置き換えることができる。
【００１９】図１において、この級数演算器１０は、１
つの加算器１２と１つのレジスタ１４とから構成され
る。加算器１２の一方の入力端子には定数発生器（図示
せず）より係数ａ1 に相当する定数ａ1 が与えられる。
加算器１２の出力端子はレジスタ１４の入力端子に接続
され、レジスタ１４の出力端子は加算器１２の他方の入
力端子に接続されている。レジスタ１４にはクロック回
路（図示せず）よりクロックＣＬＫが与えられる。
つの加算器１２と１つのレジスタ１４とから構成され
る。加算器１２の一方の入力端子には定数発生器（図示
せず）より係数ａ1 に相当する定数ａ1 が与えられる。
加算器１２の出力端子はレジスタ１４の入力端子に接続
され、レジスタ１４の出力端子は加算器１２の他方の入
力端子に接続されている。レジスタ１４にはクロック回
路（図示せず）よりクロックＣＬＫが与えられる。
【００２０】この級数演算器１０の動作は次のようにな
る。リセット状態で、加算器１２の出力はａ1 、レジス
タ１４の保持内容または出力は０になっている。先ず、
レジスタ１４に１つの目のクロックＣＬＫが与えられる
と、加算器１２の出力ａ1 がレジスタ１４にロードさ
れ、レジスタ１４の出力はａ1 になる。レジスタ１４の
出力ａ1 は加算器１２の他方の入力端子に与えられ、加
算器１２は両入力ａ1 ，ａ1 を加算してその和２ａ1 を
出力する。２つ目のクロックＣＬＫがレジスタ１４に与
えられると、加算器１２の出力２ａ1 がレジスタ１４に
ロードされ、レジスタ１４の出力が２ａ1 に更新され、
この直後に加算器１２の出力が３ａ1 になる。このよう
に、レジスタ１４にＮ個のクロックＣＬＫが与えられる
と、その時点で、レジスタ１４の出力はＮ・ａ1 にな
る。
る。リセット状態で、加算器１２の出力はａ1 、レジス
タ１４の保持内容または出力は０になっている。先ず、
レジスタ１４に１つの目のクロックＣＬＫが与えられる
と、加算器１２の出力ａ1 がレジスタ１４にロードさ
れ、レジスタ１４の出力はａ1 になる。レジスタ１４の
出力ａ1 は加算器１２の他方の入力端子に与えられ、加
算器１２は両入力ａ1 ，ａ1 を加算してその和２ａ1 を
出力する。２つ目のクロックＣＬＫがレジスタ１４に与
えられると、加算器１２の出力２ａ1 がレジスタ１４に
ロードされ、レジスタ１４の出力が２ａ1 に更新され、
この直後に加算器１２の出力が３ａ1 になる。このよう
に、レジスタ１４にＮ個のクロックＣＬＫが与えられる
と、その時点で、レジスタ１４の出力はＮ・ａ1 にな
る。
【００２１】したがって、レジスタ１４に変数ｘ（整
数）の値に等しい数のクロックＣＬＫを与えて、級数演
算器１０にｘ回の積算動作を行わせることで、ｎ次関数
ｆ(x)の１次項ａ1・ｘの演算結果を得ることができる。
数）の値に等しい数のクロックＣＬＫを与えて、級数演
算器１０にｘ回の積算動作を行わせることで、ｎ次関数
ｆ(x)の１次項ａ1・ｘの演算結果を得ることができる。
【００２２】再び式（１）において、公差ｄを１、初項
ａo を０とすると、次の式が導かれる。 (k=1〜N)Σｋ＝Ｎ・（Ｎ＋１）／２ ……（４）
ａo を０とすると、次の式が導かれる。 (k=1〜N)Σｋ＝Ｎ・（Ｎ＋１）／２ ……（４）
【００２３】式（４）において、Ｎ（整数）を変数のｘ
（整数）に置き換えると、次のようになる。 (k=1〜x)Σｋ＝ｘ・（ｘ＋１）／２ ……（５）
（整数）に置き換えると、次のようになる。 (k=1〜x)Σｋ＝ｘ・（ｘ＋１）／２ ……（５）
【００２４】式（５）は次の式に変形できる。 ｘ2 ＝２(k=1〜x)Σｋ−ｘ ＝(k=1〜x)Σ２ｋ−ｘ ＝(k=1〜x)Σ｛(i=1〜k)Σ２｝−(k=1〜x)Σ１ ＝(k=1〜x)Σ｛(i=1〜k)Σ２−１｝ ……（６）
【００２５】式（６）の左辺および右辺にそれぞれ係数
ａ2 を乗算すると、次の式が得られる。 ａ2・ｘ2 ＝ａ2・(k=1〜x)Σ｛(i=1〜k)Σ２−１｝ ＝(k=1〜x)Σ｛(i=1〜k)Σ２ａ2 −ａ2 ｝ ……（７）
ａ2 を乗算すると、次の式が得られる。 ａ2・ｘ2 ＝ａ2・(k=1〜x)Σ｛(i=1〜k)Σ２−１｝ ＝(k=1〜x)Σ｛(i=1〜k)Σ２ａ2 −ａ2 ｝ ……（７）
【００２６】つまり、変数ｘが整数であるｎ次関数ｆ
(x) ＝ａ0 ＋ａ1・ｘ＋ａ2・ｘ2 ……＋ａn・ｘn の２次項
ａ2・ｘ2 は、式（７）の右辺の級数として表される。式
（７）の右辺の級数を演算するハードウェアは、図２に
示すような演算回路１６によって実現される。
(x) ＝ａ0 ＋ａ1・ｘ＋ａ2・ｘ2 ……＋ａn・ｘn の２次項
ａ2・ｘ2 は、式（７）の右辺の級数として表される。式
（７）の右辺の級数を演算するハードウェアは、図２に
示すような演算回路１６によって実現される。
【００２７】図２において、この演算回路１６は、２つ
のレジスタ１８，２０と３つの加算器２２，２４，２６
とからなる。加算器２２とレジスタ１８とが第１段の級
数演算器２８を構成し、加算器２６とレジスタ２０とが
第２段の級数演算器３０を構成し、これら第１段の級数
演算器２８と第２段の級数演算器３０は加算器２４を介
して縦続接続される。加算器２２，２４の一方の入力端
子には、定数発生器（図示せず）より係数ａ2 に応じた
定数２ａ2 ，−ａ2 がそれぞれ与えられる。両レジスタ
１８，２０には、クロック回路（図示せず）より同期し
たクロックＣＬＫi ，ＣＬＫk がそれぞれ与えられる。
のレジスタ１８，２０と３つの加算器２２，２４，２６
とからなる。加算器２２とレジスタ１８とが第１段の級
数演算器２８を構成し、加算器２６とレジスタ２０とが
第２段の級数演算器３０を構成し、これら第１段の級数
演算器２８と第２段の級数演算器３０は加算器２４を介
して縦続接続される。加算器２２，２４の一方の入力端
子には、定数発生器（図示せず）より係数ａ2 に応じた
定数２ａ2 ，−ａ2 がそれぞれ与えられる。両レジスタ
１８，２０には、クロック回路（図示せず）より同期し
たクロックＣＬＫi ，ＣＬＫk がそれぞれ与えられる。
【００２８】図３のテーブルを参照してこの演算回路１
６の動作を説明する。リセット状態で第１段の級数演算
器２８の出力＃１は０、加算器２４の出力＃２は０、第
２段の級数演算器３０の出力＃３は０になっている。た
だし、第１段の級数演算器２８において加算器２２の出
力は２ａ2 になっている。
６の動作を説明する。リセット状態で第１段の級数演算
器２８の出力＃１は０、加算器２４の出力＃２は０、第
２段の級数演算器３０の出力＃３は０になっている。た
だし、第１段の級数演算器２８において加算器２２の出
力は２ａ2 になっている。
【００２９】先ず、第１段の級数演算器２８において、
レジスタ１８に１つ目のクロックＣＬＫi が与えられる
と、加算器２２の出力２ａ2 がレジスタ１８にロードさ
れ、レジスタ１８の出力が２ａ2 になる。このレジスタ
１８の出力２ａ2 は加算器２２，２４に与えられる。加
算器２２は両入力２ａ2 ，２ａ2 を加算して和４ａ2を
出力する。加算器２４は両入力２ａ2 ，−ａ2 を加算し
て和ａ2 を出力する。この加算器２４の出力ａ2 は第２
段の級数演算器３０の加算器２６に与えられ、加算器２
６の出力はａ2 になる。
レジスタ１８に１つ目のクロックＣＬＫi が与えられる
と、加算器２２の出力２ａ2 がレジスタ１８にロードさ
れ、レジスタ１８の出力が２ａ2 になる。このレジスタ
１８の出力２ａ2 は加算器２２，２４に与えられる。加
算器２２は両入力２ａ2 ，２ａ2 を加算して和４ａ2を
出力する。加算器２４は両入力２ａ2 ，−ａ2 を加算し
て和ａ2 を出力する。この加算器２４の出力ａ2 は第２
段の級数演算器３０の加算器２６に与えられ、加算器２
６の出力はａ2 になる。
【００３０】次に、第１段の級数演算器２８において、
レジスタ１８に２つの目のクロックＣＬＫi が与えられ
と、加算器２４の出力４ａ2 がレジスタ１８にロードさ
れ、レジスタ１８の出力が４ａ2 になり、その直後に加
算器２４の出力が６ａ2 （４ａ2 ＋２ａ2 ）になる。レ
ジスタ１８の出力が４ａになることによって、加算器２
４の出力は３ａ2 になる。一方、第２段の級数演算器３
０において、レジスタ２０に１つの目のクロックＣＬＫ
k が与えられると、加算器２６の出力ａ2 がレジスタ２
０にロードされ、レジスタ２０の出力はａ2 になり、そ
の直後に加算器２６の出力が４ａ2 （３ａ2 ＋ａ2 ）に
なる。
レジスタ１８に２つの目のクロックＣＬＫi が与えられ
と、加算器２４の出力４ａ2 がレジスタ１８にロードさ
れ、レジスタ１８の出力が４ａ2 になり、その直後に加
算器２４の出力が６ａ2 （４ａ2 ＋２ａ2 ）になる。レ
ジスタ１８の出力が４ａになることによって、加算器２
４の出力は３ａ2 になる。一方、第２段の級数演算器３
０において、レジスタ２０に１つの目のクロックＣＬＫ
k が与えられると、加算器２６の出力ａ2 がレジスタ２
０にロードされ、レジスタ２０の出力はａ2 になり、そ
の直後に加算器２６の出力が４ａ2 （３ａ2 ＋ａ2 ）に
なる。
【００３１】次に、第１段の級数演算器２８においてレ
ジスタ１８に３つの目のクロックＣＬＫi が与えられる
と同時に、第２段の級数演算器３０においてレジスタ２
０に２つ目のクロックＣＬＫk が与えられると、各部で
上記と同様の動作が行われることにより、レジスタ１８
の出力は６ａ2 、加算器２２の出力は８ａ2 （６ａ2＋
２ａ2 ）、加算器２４の出力は５ａ2 、レジスタ２０の
出力は４ａ2 、加算器２６の出力は９ａ2 （５ａ2 ＋４
ａ2 ）になる。以下、クロックＣＬＫi ，ＣＬＫk をレ
ジスタ１８，２０に与える度毎に、上記と同様の動作が
繰り返され、各部に図３に示すようなデータが得られ
る。レジスタ２０の出力つまり第２段の級数演算器３０
の出力＃３に注目すると、クロックＣＬＫk が変数ｘの
値に対応する数だけ与えられた時点で、ａ2・ｘ2 の演算
結果が得られることがわかる。
ジスタ１８に３つの目のクロックＣＬＫi が与えられる
と同時に、第２段の級数演算器３０においてレジスタ２
０に２つ目のクロックＣＬＫk が与えられると、各部で
上記と同様の動作が行われることにより、レジスタ１８
の出力は６ａ2 、加算器２２の出力は８ａ2 （６ａ2＋
２ａ2 ）、加算器２４の出力は５ａ2 、レジスタ２０の
出力は４ａ2 、加算器２６の出力は９ａ2 （５ａ2 ＋４
ａ2 ）になる。以下、クロックＣＬＫi ，ＣＬＫk をレ
ジスタ１８，２０に与える度毎に、上記と同様の動作が
繰り返され、各部に図３に示すようなデータが得られ
る。レジスタ２０の出力つまり第２段の級数演算器３０
の出力＃３に注目すると、クロックＣＬＫk が変数ｘの
値に対応する数だけ与えられた時点で、ａ2・ｘ2 の演算
結果が得られることがわかる。
【００３２】このように、図２の演算装置１６において
は、レジスタ１８に変数ｘの値よりも１つ多い（ｘ＋
１）個のクロックＣＬＫi を与えて第１段の級数演算器
２８に積算動作を（ｘ＋１）回だけ行わせるとともに、
これと同期してレジスタ２０に変数ｘの値に相当するｘ
個のクロックＣＬＫk を与えて第２段の級数演算器３０
に積算動作をｘ回だけ行わせることによって、ｎ次関数
ｆ(x) の２次項ａ2・ｘ2の演算結果が得られる。したが
って、変数ｘが１つずつインクリメントする場合は、そ
のインクリメントに合わせてクロックＣＬＫi ，ＣＬＫ
k をそれぞれ１個ずつレジスタ１８，２０に与えること
で、図３に示すように、１クロック周期で各変数値ｘに
対するａ2・ｘ2 の演算結果を得ることができる。
は、レジスタ１８に変数ｘの値よりも１つ多い（ｘ＋
１）個のクロックＣＬＫi を与えて第１段の級数演算器
２８に積算動作を（ｘ＋１）回だけ行わせるとともに、
これと同期してレジスタ２０に変数ｘの値に相当するｘ
個のクロックＣＬＫk を与えて第２段の級数演算器３０
に積算動作をｘ回だけ行わせることによって、ｎ次関数
ｆ(x) の２次項ａ2・ｘ2の演算結果が得られる。したが
って、変数ｘが１つずつインクリメントする場合は、そ
のインクリメントに合わせてクロックＣＬＫi ，ＣＬＫ
k をそれぞれ１個ずつレジスタ１８，２０に与えること
で、図３に示すように、１クロック周期で各変数値ｘに
対するａ2・ｘ2 の演算結果を得ることができる。
【００３３】次に、ｎ次関数ｆ(x) ＝ａ0 ＋ａ1・ｘ＋ａ
2・ｘ2 ……＋ａn・ｘn の各項を同時に演算する本発明の
ｎ次関数演算装置について説明する。先ず、本発明によ
る２次関数演算装置について説明する。上式（３）、
（７）より、２次関数ｆ(x) ＝ａ0 ＋ａ1・ｘ＋ａ2・ｘ2
は次のように変形できる。 ｆ(x) ＝ａ0 ＋(k=1〜x)Σａ1 ＋(k=1〜x)Σ｛(i=1〜k)Σ２ａ2 −ａ2 ｝ ＝ａ0 ＋(k=1〜x)Σ｛(i=1〜k)Σ２ａ2 ＋（ａ1 −ａ2 ）｝……（８）
2・ｘ2 ……＋ａn・ｘn の各項を同時に演算する本発明の
ｎ次関数演算装置について説明する。先ず、本発明によ
る２次関数演算装置について説明する。上式（３）、
（７）より、２次関数ｆ(x) ＝ａ0 ＋ａ1・ｘ＋ａ2・ｘ2
は次のように変形できる。 ｆ(x) ＝ａ0 ＋(k=1〜x)Σａ1 ＋(k=1〜x)Σ｛(i=1〜k)Σ２ａ2 −ａ2 ｝ ＝ａ0 ＋(k=1〜x)Σ｛(i=1〜k)Σ２ａ2 ＋（ａ1 −ａ2 ）｝……（８）
【００３４】図４は、上式（８）の右辺を演算する本発
明の一実施例による２次関数演算装置の回路構成を示
す。この２次関数演算装置は、縦続接続された２つの級
数演算器３２，３８を有する。第１段の級数演算器３２
は１つの加算器３４と１つのレジスタ３６とからなり、
第２段の級数演算器３８は１つの加算器４０と１つのレ
ジスタ４２とからなる。これら２つの級数演算器３２，
３８の間には加算器４４が挿入され、第２段の級数演算
器３８の出力端子と装置出力端子４６との間には加算器
４８が挿入されている。
明の一実施例による２次関数演算装置の回路構成を示
す。この２次関数演算装置は、縦続接続された２つの級
数演算器３２，３８を有する。第１段の級数演算器３２
は１つの加算器３４と１つのレジスタ３６とからなり、
第２段の級数演算器３８は１つの加算器４０と１つのレ
ジスタ４２とからなる。これら２つの級数演算器３２，
３８の間には加算器４４が挿入され、第２段の級数演算
器３８の出力端子と装置出力端子４６との間には加算器
４８が挿入されている。
【００３５】第１段の級数演算器３２の加算器３４の一
方の入力端子には、定数発生器５０より２次関数ｆ(x)
の２次項の係数ａ2 に応じた定数２ａ2 が与えられる。
加算器４４の一方の入力端子には、定数発生器５２より
２次関数ｆ(x) の１次項の係数ａ1 と２次項の係数ａ2
に応じた定数（ａ1 −ａ2 ）が与えられる。加算器４８
の一方の入力端子には、定数発生器５４より２次関数ｆ
(x) の０次項（初項）の係数ａ0 に応じた定数ａ0 が与
えられる。第１段の級数演算器３２のレジスタ３６に
は、クロック回路５６より変数ｘ（整数）の値より１つ
多い数のクロックＣＬＫi が与えられる。第２段の級数
演算器３８のレジスタ４２には、クロック回路５６より
変数ｘ（整数）の値に等しい数のクロックＣＬＫk が与
えられる。クロック回路５６は、入力端子５８より変数
ｘ（整数）を入力すると、最初にクロックＣＬＫi を１
個だけレジスタ３６に与え、次に両クロックＣＬＫi ，
ＣＬＫk を同期させてｘ個だけ両レジスタ３６，４２に
与えるようになっている。
方の入力端子には、定数発生器５０より２次関数ｆ(x)
の２次項の係数ａ2 に応じた定数２ａ2 が与えられる。
加算器４４の一方の入力端子には、定数発生器５２より
２次関数ｆ(x) の１次項の係数ａ1 と２次項の係数ａ2
に応じた定数（ａ1 −ａ2 ）が与えられる。加算器４８
の一方の入力端子には、定数発生器５４より２次関数ｆ
(x) の０次項（初項）の係数ａ0 に応じた定数ａ0 が与
えられる。第１段の級数演算器３２のレジスタ３６に
は、クロック回路５６より変数ｘ（整数）の値より１つ
多い数のクロックＣＬＫi が与えられる。第２段の級数
演算器３８のレジスタ４２には、クロック回路５６より
変数ｘ（整数）の値に等しい数のクロックＣＬＫk が与
えられる。クロック回路５６は、入力端子５８より変数
ｘ（整数）を入力すると、最初にクロックＣＬＫi を１
個だけレジスタ３６に与え、次に両クロックＣＬＫi ，
ＣＬＫk を同期させてｘ個だけ両レジスタ３６，４２に
与えるようになっている。
【００３６】この２次関数演算装置では、２次項ａ2・ｘ
2 に対しては、縦続接続された第１段および第２段の級
数演算器３２，３８において上記した図２の演算装置１
６と同様な動作が行われる。１次項ａ1・ｘについては、
定数発生器５２より加算器４４に与えられる定数（ａ1
−ａ2 ）に１次項の係数ａ1 が含まれることにより、第
２段の級数演算器３８において上記した図１の級数演算
器１０と同様な動作が行われる。初項ａ0 については、
第２段の級数演算器３８の出力側に設けられた加算器４
８において定数発生器５４からの定数ａ0 が加えられ
る。
2 に対しては、縦続接続された第１段および第２段の級
数演算器３２，３８において上記した図２の演算装置１
６と同様な動作が行われる。１次項ａ1・ｘについては、
定数発生器５２より加算器４４に与えられる定数（ａ1
−ａ2 ）に１次項の係数ａ1 が含まれることにより、第
２段の級数演算器３８において上記した図１の級数演算
器１０と同様な動作が行われる。初項ａ0 については、
第２段の級数演算器３８の出力側に設けられた加算器４
８において定数発生器５４からの定数ａ0 が加えられ
る。
【００３７】図５は、この２次関数演算装置において、
変数ｘ（整数）に対してクロックＣＬＫi ，ＣＬＫk が
それぞれ（ｘ＋１）個、ｘ個与えられた時点でレジスタ
３６の出力＃１、加算器４４の出力＃２、レジスタ４２
の出力＃３、加算器４８の出力＃４にそれぞれ得られる
データの値を示す。加算器４８の出力＃４つまり装置出
力端子４６に得られるデータに注目すると、クロックＣ
ＬＫk が変数ｘの値に対応する数だけ与えられた時点
で、変数ｘに対する２次関数ｆ(x) ＝ａ0 ＋ａ1・ｘ＋ａ
2・ｘ2 の演算結果が得られることがわかる。
変数ｘ（整数）に対してクロックＣＬＫi ，ＣＬＫk が
それぞれ（ｘ＋１）個、ｘ個与えられた時点でレジスタ
３６の出力＃１、加算器４４の出力＃２、レジスタ４２
の出力＃３、加算器４８の出力＃４にそれぞれ得られる
データの値を示す。加算器４８の出力＃４つまり装置出
力端子４６に得られるデータに注目すると、クロックＣ
ＬＫk が変数ｘの値に対応する数だけ与えられた時点
で、変数ｘに対する２次関数ｆ(x) ＝ａ0 ＋ａ1・ｘ＋ａ
2・ｘ2 の演算結果が得られることがわかる。
【００３８】このように、この実施例の２次関数演算装
置においては、レジスタ３６に変数ｘの値よりも１つ多
い（ｘ＋１）個のクロックＣＬＫi を与えて第１段の級
数演算器３２に（ｘ＋１）回だけ積算動作を行わせると
ともに、これと同期してレジスタ４２に変数ｘの値に相
当するｘ個のクロックＣＬＫk を与えて第２段の級数演
算器３８にｘ回だけ積算動作を行わせることで、ｎ次関
数ｆ(x) ＝ａ0 ＋ａ1・ｘ＋ａ2・ｘ2 の演算結果が得られ
る。したがって、変数ｘが１つずつインクリメントする
場合は、そのインクリメントに合わせてクロックＣＬＫ
i ，ＣＬＫk をそれぞれ１個ずつレジスタ３６，４２に
与えることで、図５に示すように、１クロック周期で各
変数値ｘに対する２次関数ｆ(x) ＝ａ0 ＋ａ1・ｘ＋ａ2・
ｘ2 の演算結果を得ることができる。
置においては、レジスタ３６に変数ｘの値よりも１つ多
い（ｘ＋１）個のクロックＣＬＫi を与えて第１段の級
数演算器３２に（ｘ＋１）回だけ積算動作を行わせると
ともに、これと同期してレジスタ４２に変数ｘの値に相
当するｘ個のクロックＣＬＫk を与えて第２段の級数演
算器３８にｘ回だけ積算動作を行わせることで、ｎ次関
数ｆ(x) ＝ａ0 ＋ａ1・ｘ＋ａ2・ｘ2 の演算結果が得られ
る。したがって、変数ｘが１つずつインクリメントする
場合は、そのインクリメントに合わせてクロックＣＬＫ
i ，ＣＬＫk をそれぞれ１個ずつレジスタ３６，４２に
与えることで、図５に示すように、１クロック周期で各
変数値ｘに対する２次関数ｆ(x) ＝ａ0 ＋ａ1・ｘ＋ａ2・
ｘ2 の演算結果を得ることができる。
【００３９】図６は、図４の２次関数演算装置の一変形
例を示す。この変形例では、図４の演算装置に含まれて
いた加算器４４，４８が削除され、代わりに第１段およ
び第２段の級数演算器３２，３８内にスイッチ６０，６
２が設けられている。第１段の級数演算器３２におい
て、スイッチ６０の一方の入力端子は加算器３４の出力
端子に接続され、他方の入力端子は定数発生器５２の出
力端子に接続され、出力端子はレジスタ３６の入力端子
に接続されている。第２段の級数演算器３８において、
スイッチ６２の一方の入力端子は加算器４０の出力端子
に接続され、他方の入力端子は定数発生器５４の出力端
子に接続され、出力端子はレジスタ４２の入力端子に接
続されている。両スイッチ６０，６２はスイッチ制御回
路６４からのスイッチ制御信号ＳＷ1 ，ＳＷ2 によって
制御される。
例を示す。この変形例では、図４の演算装置に含まれて
いた加算器４４，４８が削除され、代わりに第１段およ
び第２段の級数演算器３２，３８内にスイッチ６０，６
２が設けられている。第１段の級数演算器３２におい
て、スイッチ６０の一方の入力端子は加算器３４の出力
端子に接続され、他方の入力端子は定数発生器５２の出
力端子に接続され、出力端子はレジスタ３６の入力端子
に接続されている。第２段の級数演算器３８において、
スイッチ６２の一方の入力端子は加算器４０の出力端子
に接続され、他方の入力端子は定数発生器５４の出力端
子に接続され、出力端子はレジスタ４２の入力端子に接
続されている。両スイッチ６０，６２はスイッチ制御回
路６４からのスイッチ制御信号ＳＷ1 ，ＳＷ2 によって
制御される。
【００４０】図７に、クロックＣＬＫi ，ＣＬＫk とス
イッチ制御信号ＳＷ1 ，ＳＷ2 間のタイミング関係を示
す。リセット状態では、スイッチ制御信号ＳＷ1 ，ＳＷ
2 がそれぞれＨレベルで、スイッチ６０，６２はそれぞ
れ定数発生器５２，５４側に切り替わっており、レジス
タ３６，４２にはそれぞれ定数（ａ1 −ａ2 ），ａ0が
初期値として格納されている。
イッチ制御信号ＳＷ1 ，ＳＷ2 間のタイミング関係を示
す。リセット状態では、スイッチ制御信号ＳＷ1 ，ＳＷ
2 がそれぞれＨレベルで、スイッチ６０，６２はそれぞ
れ定数発生器５２，５４側に切り替わっており、レジス
タ３６，４２にはそれぞれ定数（ａ1 −ａ2 ），ａ0が
初期値として格納されている。
【００４１】そして、クロック回路５６より１つ目のク
ロックＣＬＫi(1)が出力される直前にスイッチ制御信号
ＳＷ1 がＨレベルからＬレベルに変わり、スイッチ６０
が加算器３４側に切り替わる。これにより、１つ目のク
ロックＣＬＫi がレジスタ３６に与えられて、加算器３
４の出力２ａ2 がレジスタ３６にロードされると、レジ
スタ３６の保持内容は（ａ1 ＋ａ2 ）になり、このレジ
スタ３６の出力（ａ1＋ａ2 ）が第２段の級数演算器３
８の加算器４０に与えられる。
ロックＣＬＫi(1)が出力される直前にスイッチ制御信号
ＳＷ1 がＨレベルからＬレベルに変わり、スイッチ６０
が加算器３４側に切り替わる。これにより、１つ目のク
ロックＣＬＫi がレジスタ３６に与えられて、加算器３
４の出力２ａ2 がレジスタ３６にロードされると、レジ
スタ３６の保持内容は（ａ1 ＋ａ2 ）になり、このレジ
スタ３６の出力（ａ1＋ａ2 ）が第２段の級数演算器３
８の加算器４０に与えられる。
【００４２】次に、クロック回路５６よりクロックＣＬ
Ｋi ，ＣＬＫk が出力される直前にスイッチ制御信号Ｓ
Ｗ2 がＨレベルからＬレベルに変わり、スイッチ６２が
加算器４０側に切り替わる。これにより、２つ目のクロ
ックＣＬＫi(2)がレジスタ３６に与えられると同時に１
つ目のクロックＣＬＫk(1)がレジスタ４２に与えられる
と、レジスタ３６の保持内容および出力は（ａ1 ＋３ａ
2 ）になり、レジスタ４２の保持内容および出力は（ａ
0 ＋ａ1 ＋ａ2 ）になる。次に、３つ目のクロックＣＬ
Ｋi(3)がレジスタ３６に与えられ、それと同時に２つ目
のクロックＣＬＫk(2)がレジスタ４２に与えられると、
レジスタ３６の保持内容および出力は（ａ1 ＋５ａ2 ）
になり、レジスタ４２の保持内容および出力は（ａ0 ＋
２ａ1 ＋４ａ2 ）になる。
Ｋi ，ＣＬＫk が出力される直前にスイッチ制御信号Ｓ
Ｗ2 がＨレベルからＬレベルに変わり、スイッチ６２が
加算器４０側に切り替わる。これにより、２つ目のクロ
ックＣＬＫi(2)がレジスタ３６に与えられると同時に１
つ目のクロックＣＬＫk(1)がレジスタ４２に与えられる
と、レジスタ３６の保持内容および出力は（ａ1 ＋３ａ
2 ）になり、レジスタ４２の保持内容および出力は（ａ
0 ＋ａ1 ＋ａ2 ）になる。次に、３つ目のクロックＣＬ
Ｋi(3)がレジスタ３６に与えられ、それと同時に２つ目
のクロックＣＬＫk(2)がレジスタ４２に与えられると、
レジスタ３６の保持内容および出力は（ａ1 ＋５ａ2 ）
になり、レジスタ４２の保持内容および出力は（ａ0 ＋
２ａ1 ＋４ａ2 ）になる。
【００４３】このように、この２次関数演算装置におい
ては、第１段の級数演算器３２の出力に図４の２次関数
演算装置における加算器４４の出力と同じ演算値が得ら
れ、第２段の級数演算器３８の出力に図４の２次関数演
算装置における加算器４８の出力と同じ演算値（演算結
果）が得られる。
ては、第１段の級数演算器３２の出力に図４の２次関数
演算装置における加算器４４の出力と同じ演算値が得ら
れ、第２段の級数演算器３８の出力に図４の２次関数演
算装置における加算器４８の出力と同じ演算値（演算結
果）が得られる。
【００４４】次に、本発明による３次関数演算装置につ
いて説明する。本発明によれば、３次関数ｆ(x) ＝ａ0
＋ａ1・ｘ＋ａ2・ｘ2 ＋ａ3・ａ3 は次のように変形でき
る。 ｆ(x) ＝ａ0 ＋(k=1〜x)Σａ1 ＋(k=1〜x)Σ｛(j=1〜k)Σ２ａ2 −ａ2 ｝ ＋(k=1〜x)Σ［(j=1〜k)Σ｛(i=1〜j)Σ６ａ3 −６ａ3 ｝＋ａ3 ＝ａ0 ＋(k=1〜x)Σ［(j=1〜k)Σ｛(i=1〜j)Σ６ａ3 ＋（２ａ2 −６ａ3 ）｝＋（ａ1 −ａ2 ＋ａ3 ）］ ……（９）
いて説明する。本発明によれば、３次関数ｆ(x) ＝ａ0
＋ａ1・ｘ＋ａ2・ｘ2 ＋ａ3・ａ3 は次のように変形でき
る。 ｆ(x) ＝ａ0 ＋(k=1〜x)Σａ1 ＋(k=1〜x)Σ｛(j=1〜k)Σ２ａ2 −ａ2 ｝ ＋(k=1〜x)Σ［(j=1〜k)Σ｛(i=1〜j)Σ６ａ3 −６ａ3 ｝＋ａ3 ＝ａ0 ＋(k=1〜x)Σ［(j=1〜k)Σ｛(i=1〜j)Σ６ａ3 ＋（２ａ2 −６ａ3 ）｝＋（ａ1 −ａ2 ＋ａ3 ）］ ……（９）
【００４５】図８は、上式（９）の右辺を演算する本発
明の一実施例による３次関数演算装置の回路構成を示
す。この３次関数演算装置は、縦続接続された３つの級
数演算器７０，７６，８２を有する。第１段の級数演算
器７０は１つの加算器７２と１つのレジスタ７４とから
なり、第２段の級数演算器７６は１つの加算器７８と１
つのレジスタ８０とからなり、第３段の級数演算器８２
は１つの加算器８４と１つのレジスタ８６とからなる。
第１段の級数演算器７０と第２段の級数演算器７６との
間に加算器８８が挿入され、第２段の級数演算器７６と
第３段の級数演算器８２との間に加算器９０が挿入さ
れ、第３段の級数演算器８２の出力端子と装置出力端子
９２との間に加算器９４が挿入されている。
明の一実施例による３次関数演算装置の回路構成を示
す。この３次関数演算装置は、縦続接続された３つの級
数演算器７０，７６，８２を有する。第１段の級数演算
器７０は１つの加算器７２と１つのレジスタ７４とから
なり、第２段の級数演算器７６は１つの加算器７８と１
つのレジスタ８０とからなり、第３段の級数演算器８２
は１つの加算器８４と１つのレジスタ８６とからなる。
第１段の級数演算器７０と第２段の級数演算器７６との
間に加算器８８が挿入され、第２段の級数演算器７６と
第３段の級数演算器８２との間に加算器９０が挿入さ
れ、第３段の級数演算器８２の出力端子と装置出力端子
９２との間に加算器９４が挿入されている。
【００４６】第１段の級数演算器７０の加算器７２の一
方の入力端子には、定数発生器９６より３次関数ｆ(x)
の３次項の係数ａ3 に応じた定数６ａ3 が与えられる。
加算器８８の一方の入力端子には、定数発生器９８より
３次関数ｆ(x) の２次項および３次項の係数ａ2 ，ａ3
に応じた定数（２ａ2 −６ａ3 ）が与えられる。加算器
９０の一方の入力端子には、定数発生器１００より３次
関数ｆ(x) の１次項、２次項および３次項の係数ａ1 ，
ａ2 ，ａ3 に応じた定数（ａ1 −ａ2 ＋ａ3 ）が与えら
れる。加算器９４の一方の入力端子には、定数発生器１
０２より３次関数ｆ(x) の０次項（初項）の係数ａ0 に
応じた定数ａ0 が与えられる。
方の入力端子には、定数発生器９６より３次関数ｆ(x)
の３次項の係数ａ3 に応じた定数６ａ3 が与えられる。
加算器８８の一方の入力端子には、定数発生器９８より
３次関数ｆ(x) の２次項および３次項の係数ａ2 ，ａ3
に応じた定数（２ａ2 −６ａ3 ）が与えられる。加算器
９０の一方の入力端子には、定数発生器１００より３次
関数ｆ(x) の１次項、２次項および３次項の係数ａ1 ，
ａ2 ，ａ3 に応じた定数（ａ1 −ａ2 ＋ａ3 ）が与えら
れる。加算器９４の一方の入力端子には、定数発生器１
０２より３次関数ｆ(x) の０次項（初項）の係数ａ0 に
応じた定数ａ0 が与えられる。
【００４７】第１段の級数演算器７０のレジスタ７４に
は、クロック回路１０４より変数ｘ（整数）の値よりも
２つ多い数のクロックＣＬＫi が与えられる。第２段の
級数演算器７６のレジスタ８０には、クロック回路１０
４より変数ｘ（整数）の値よりも１つ多い数のクロック
ＣＬＫj が与えられる。第３段の級数演算器８２のレジ
スタ８６には、クロック回路１０４より変数ｘ（整数）
の値に等しい数のクロックＣＬＫk が与えられる。クロ
ック回路１０４は、入力端子１０６より変数ｘ（整数）
を入力すると、最初に１つの目のクロックＣＬＫi をレ
ジスタ７４に与え、次に２つ目のクロックＣＬＫi と１
つ目のクロックＣＬＫj を同期させてレジスタ７４，８
０に与え、次に３つ目のクロックＣＬＫi と２つ目のク
ロックＣＬＫj と１つ目のクロックＣＬＫk を同期させ
てレジスタ７４，８０，８６に与え、以下クロックＣＬ
Ｋi ，ＣＬＫj ，ＣＬＫk を同期させてそれぞれ（ｘ−
１）個だけレジスタ７４，８０，８６に与える。
は、クロック回路１０４より変数ｘ（整数）の値よりも
２つ多い数のクロックＣＬＫi が与えられる。第２段の
級数演算器７６のレジスタ８０には、クロック回路１０
４より変数ｘ（整数）の値よりも１つ多い数のクロック
ＣＬＫj が与えられる。第３段の級数演算器８２のレジ
スタ８６には、クロック回路１０４より変数ｘ（整数）
の値に等しい数のクロックＣＬＫk が与えられる。クロ
ック回路１０４は、入力端子１０６より変数ｘ（整数）
を入力すると、最初に１つの目のクロックＣＬＫi をレ
ジスタ７４に与え、次に２つ目のクロックＣＬＫi と１
つ目のクロックＣＬＫj を同期させてレジスタ７４，８
０に与え、次に３つ目のクロックＣＬＫi と２つ目のク
ロックＣＬＫj と１つ目のクロックＣＬＫk を同期させ
てレジスタ７４，８０，８６に与え、以下クロックＣＬ
Ｋi ，ＣＬＫj ，ＣＬＫk を同期させてそれぞれ（ｘ−
１）個だけレジスタ７４，８０，８６に与える。
【００４８】図９は、この３次関数演算装置において、
変数ｘ（整数）に対してクロックＣＬＫi ，ＣＬＫj ，
ＣＬＫk がレジスタ７４，８０，８６にそれぞれ（ｘ＋
２）個、（ｘ＋１）個、ｘ個与えられた時点で、レジス
タ７４の出力＃１、加算器８８の出力＃２、レジスタ８
０の出力＃３、加算器９０の出力＃４、レジスタ８６の
出力＃５および加算器９４の出力＃６にそれぞれ得られ
るデータの値を示す。
変数ｘ（整数）に対してクロックＣＬＫi ，ＣＬＫj ，
ＣＬＫk がレジスタ７４，８０，８６にそれぞれ（ｘ＋
２）個、（ｘ＋１）個、ｘ個与えられた時点で、レジス
タ７４の出力＃１、加算器８８の出力＃２、レジスタ８
０の出力＃３、加算器９０の出力＃４、レジスタ８６の
出力＃５および加算器９４の出力＃６にそれぞれ得られ
るデータの値を示す。
【００４９】第１段の級数演算器７０は、クロックＣＬ
Ｋi に応動して定数発生器９６からの定数６ａ3 を積算
し、レジスタ７４の出力＃１に(i=1〜j)Σ６ａ3 の演算
値を得る。加算器８８は、レジスタ７４の出力＃１に定
数（２ａ2 −６ａ3 ）を加算し、出力＃２に｛(i=1〜j)
Σ６ａ3 ＋（２ａ2 −６ａ3 ）｝の演算値を得る。
Ｋi に応動して定数発生器９６からの定数６ａ3 を積算
し、レジスタ７４の出力＃１に(i=1〜j)Σ６ａ3 の演算
値を得る。加算器８８は、レジスタ７４の出力＃１に定
数（２ａ2 −６ａ3 ）を加算し、出力＃２に｛(i=1〜j)
Σ６ａ3 ＋（２ａ2 −６ａ3 ）｝の演算値を得る。
【００５０】第２段の級数演算器７６は、クロックＣＬ
Ｋj に応動して加算器８８の出力＃２つまり｛(i=1〜j)
Σ６ａ3 ＋（２ａ2 −６ａ3 ）｝を積算し、レジスタ８
０の出力＃３に(j=1〜k)Σ｛(i=1〜j)Σ６ａ3 −（２ａ
2 −６ａ3 ）｝の演算値を得る。加算器９０は、レジス
タ８０の出力＃３に定数（ａ1 −ａ2 ＋ａ3 ）を加算
し、その出力＃４に［(j=1〜k)Σ｛(i=1〜j)Σ６ａ3 ＋
（２ａ2 −６ａ3 ）｝＋（ａ1 −ａ2 ＋ａ3 ）］の演算
値を得る。
Ｋj に応動して加算器８８の出力＃２つまり｛(i=1〜j)
Σ６ａ3 ＋（２ａ2 −６ａ3 ）｝を積算し、レジスタ８
０の出力＃３に(j=1〜k)Σ｛(i=1〜j)Σ６ａ3 −（２ａ
2 −６ａ3 ）｝の演算値を得る。加算器９０は、レジス
タ８０の出力＃３に定数（ａ1 −ａ2 ＋ａ3 ）を加算
し、その出力＃４に［(j=1〜k)Σ｛(i=1〜j)Σ６ａ3 ＋
（２ａ2 −６ａ3 ）｝＋（ａ1 −ａ2 ＋ａ3 ）］の演算
値を得る。
【００５１】第３段の級数演算器８２は、クロックＣＬ
Ｋk に応動して加算器９０の出力＃４つまり［(j=1〜k)
Σ｛(i=1〜j)Σ６ａ3 ＋（２ａ2 −６ａ3 ）｝＋（ａ1
−ａ2 ＋ａ3 ）］を積算し、レジスタ８６の出力＃５に
(k=1〜x)Σ［(j=1〜k)Σ｛(i=1〜j)Σ６ａ3 ＋（２ａ2
−６ａ3 ）｝＋（ａ1 −ａ2 ＋ａ3 ）］の演算値を得
る。加算器９４は、レジスタ８６の出力＃５に定数ａ0
を加算し、その出力＃６に上式（９）の右辺の演算値を
得る。図９に示すように、加算器９４の出力＃６つまり
装置出力端子９２に得られるデータに注目すると、クロ
ックＣＬＫk が変数ｘの値に対応する数だけ与えられた
時点で、変数ｘに対する３次関数ｆ(x) ＝ａ0 ＋ａ1・ｘ
＋ａ2・ｘ2 ＋ａ3・ｘ3 の演算結果が得られることがわか
る。
Ｋk に応動して加算器９０の出力＃４つまり［(j=1〜k)
Σ｛(i=1〜j)Σ６ａ3 ＋（２ａ2 −６ａ3 ）｝＋（ａ1
−ａ2 ＋ａ3 ）］を積算し、レジスタ８６の出力＃５に
(k=1〜x)Σ［(j=1〜k)Σ｛(i=1〜j)Σ６ａ3 ＋（２ａ2
−６ａ3 ）｝＋（ａ1 −ａ2 ＋ａ3 ）］の演算値を得
る。加算器９４は、レジスタ８６の出力＃５に定数ａ0
を加算し、その出力＃６に上式（９）の右辺の演算値を
得る。図９に示すように、加算器９４の出力＃６つまり
装置出力端子９２に得られるデータに注目すると、クロ
ックＣＬＫk が変数ｘの値に対応する数だけ与えられた
時点で、変数ｘに対する３次関数ｆ(x) ＝ａ0 ＋ａ1・ｘ
＋ａ2・ｘ2 ＋ａ3・ｘ3 の演算結果が得られることがわか
る。
【００５２】このように、この実施例の３次関数演算装
置においては、レジスタ７４，８０に変数ｘの値よりも
それぞれ２つ多い（ｘ＋２）個、１つ多い（ｘ＋１）個
のクロックＣＬＫi ，ＣＬＫj を与えて第１段および第
２段の級数演算器７０，７６に積算動作をそれぞれ（ｘ
＋２）、（ｘ＋１）回だけ行わせるとともに、それらと
同期してレジスタ８６に変数ｘの値に相当するｘ個のク
ロックＣＬＫk を与えて第３段の級数演算器８２に積算
動作をｘ回だけ行わせることによって、３次関数ｆ(x)
＝ａ0 ＋ａ1・ｘ＋ａ2・ｘ2 ＋ａ3・ｘ3 の演算結果が得ら
れる。したがって、変数ｘが１つずつインクリメントす
る場合は、そのインクリメントに合わせてクロックＣＬ
Ｋi ，ＣＬＫj ，ＣＬＫk をそれぞれ１個ずつレジスタ
７４，８０，８６に与えることによって、図９に示すよ
うに、１クロック周期で各変数値ｘに対する３次関数ｆ
(x) ＝ａ0 ＋ａ1・ｘ＋ａ2・ｘ2 ＋ａ3・ｘ3 の演算結果を
得ることができる。
置においては、レジスタ７４，８０に変数ｘの値よりも
それぞれ２つ多い（ｘ＋２）個、１つ多い（ｘ＋１）個
のクロックＣＬＫi ，ＣＬＫj を与えて第１段および第
２段の級数演算器７０，７６に積算動作をそれぞれ（ｘ
＋２）、（ｘ＋１）回だけ行わせるとともに、それらと
同期してレジスタ８６に変数ｘの値に相当するｘ個のク
ロックＣＬＫk を与えて第３段の級数演算器８２に積算
動作をｘ回だけ行わせることによって、３次関数ｆ(x)
＝ａ0 ＋ａ1・ｘ＋ａ2・ｘ2 ＋ａ3・ｘ3 の演算結果が得ら
れる。したがって、変数ｘが１つずつインクリメントす
る場合は、そのインクリメントに合わせてクロックＣＬ
Ｋi ，ＣＬＫj ，ＣＬＫk をそれぞれ１個ずつレジスタ
７４，８０，８６に与えることによって、図９に示すよ
うに、１クロック周期で各変数値ｘに対する３次関数ｆ
(x) ＝ａ0 ＋ａ1・ｘ＋ａ2・ｘ2 ＋ａ3・ｘ3 の演算結果を
得ることができる。
【００５３】この３次関数演算装置についても、上記２
次関数演算装置と同様にして、各段の級数演算器間の加
算器８８，９０，９４を削除することができる。また、
４次以上のｎ次関数についても、上記と同様の原理で本
発明のｎ次関数演算装置を構成することができる。
次関数演算装置と同様にして、各段の級数演算器間の加
算器８８，９０，９４を削除することができる。また、
４次以上のｎ次関数についても、上記と同様の原理で本
発明のｎ次関数演算装置を構成することができる。
【００５４】
【発明の効果】以上説明したように、本発明によれば、
級数演算器をｎ段に縦続接続して、定数発生器より各段
の級数演算器にｎ次関数の１つまたは複数の係数に応じ
た所定の定数を与え、各段の級数演算器に変数の値に応
じた所定の回数だけ積算動作を行わせることによってｎ
次関数の演算結果を得るようにしたので、乗算器が不要
であり、小規模の回路構成で低コストなｎ次関数演算装
置を実現することができる。さらに、本発明のｎ次関数
演算装置は、変数がインクリメントする場合に、クロッ
ク周期でｎ次関数の演算結果を逐次出力することができ
るという格別な効果を奏する。
級数演算器をｎ段に縦続接続して、定数発生器より各段
の級数演算器にｎ次関数の１つまたは複数の係数に応じ
た所定の定数を与え、各段の級数演算器に変数の値に応
じた所定の回数だけ積算動作を行わせることによってｎ
次関数の演算結果を得るようにしたので、乗算器が不要
であり、小規模の回路構成で低コストなｎ次関数演算装
置を実現することができる。さらに、本発明のｎ次関数
演算装置は、変数がインクリメントする場合に、クロッ
ク周期でｎ次関数の演算結果を逐次出力することができ
るという格別な効果を奏する。
【図１】本発明で用いられる級数演算器の回路構成を示
すブロック図である。
すブロック図である。
【図２】ｎ次関数の２次項を級数演算する演算装置の構
成を示すブロック図である。
成を示すブロック図である。
【図３】図２の演算装置においてクロックをｉ個与えた
ときの各部のデータの値を示す表である。
ときの各部のデータの値を示す表である。
【図４】本発明の一実施例による２次関数演算装置の構
成を示すブロック図である。
成を示すブロック図である。
【図５】図４の２次関数演算装置において第１および第
２段の級数演算器にそれぞれクロックＣＬＫi,ＣＬＫk
を同期させて（ｘ＋１）個、ｘ個与えたときの各部のデ
ータの値を示す表である。
２段の級数演算器にそれぞれクロックＣＬＫi,ＣＬＫk
を同期させて（ｘ＋１）個、ｘ個与えたときの各部のデ
ータの値を示す表である。
【図６】一変形例による２次関数演算装置の構成を示す
ブロック図である。
ブロック図である。
【図７】図５の２次関数演算装置におけるスイッチ制御
のタイミングを示すタイミング図である。
のタイミングを示すタイミング図である。
【図８】本発明の一実施例による３次関数演算装置の構
成を示すブロック図である。
成を示すブロック図である。
【図９】図８の３次関数演算装置において第１、第２お
よび第３段の級数演算器にそれぞれクロックＣＬＫi,Ｃ
ＬＫj,ＣＬＫk を同期させて（ｘ＋２）個、（ｘ＋１）
個、ｘ個与えたときの各部のデータの値を示す表であ
る。
よび第３段の級数演算器にそれぞれクロックＣＬＫi,Ｃ
ＬＫj,ＣＬＫk を同期させて（ｘ＋２）個、（ｘ＋１）
個、ｘ個与えたときの各部のデータの値を示す表であ
る。
【図１０】従来の２次関数演算装置の構成を示すブロッ
ク図である。
ク図である。
３２，７４ 第１段の級数演算器 ３８，７６ 第２段の級数演算器 ８２ 第３段の級数演算器 ５０，５２，５４，９６，９８，１００，１０２
定数発生器 ５６，１０４ クロック回路
定数発生器 ５６，１０４ クロック回路
Claims (1)
- 【請求項１】 変数として整数が与えられるｎ次関数を
演算するｎ次関数演算装置において、 縦続接続されたｎ個の級数演算器と、 各段の前記級数演算器に前記ｎ次関数の１つまたは複数
の係数に応じた所定の定数を与える定数発生器と、 各段の前記級数演算器に前記変数の値に応じた所定の回
数だけ積算動作を行わせるタイミング回路とを有するこ
とを特徴とするｎ次関数演算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16519193A JP3867279B2 (ja) | 1993-06-10 | 1993-06-10 | ｎ次関数演算装置 |
| US08/622,051 US5644518A (en) | 1993-06-10 | 1996-03-26 | Computing device for nth degree functions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16519193A JP3867279B2 (ja) | 1993-06-10 | 1993-06-10 | ｎ次関数演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06348745A true JPH06348745A (ja) | 1994-12-22 |
| JP3867279B2 JP3867279B2 (ja) | 2007-01-10 |
Family
ID=15807572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16519193A Expired - Fee Related JP3867279B2 (ja) | 1993-06-10 | 1993-06-10 | ｎ次関数演算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5644518A (ja) |
| JP (1) | JP3867279B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3967100A (en) * | 1973-11-12 | 1976-06-29 | Naonobu Shimomura | Digital function generator utilizing cascade accumulation |
| US3922536A (en) * | 1974-05-31 | 1975-11-25 | Rca Corp | Multionomial processor system |
| JPS5177047A (ja) * | 1974-12-27 | 1976-07-03 | Naonobu Shimomura | |
| JPH02184970A (ja) * | 1989-01-11 | 1990-07-19 | Ricoh Co Ltd | ３次式演算装置 |
| JPH03204720A (ja) * | 1990-01-08 | 1991-09-06 | Nec Corp | 初等関数演算装置 |
| US5377130A (en) * | 1993-01-26 | 1994-12-27 | Texas Instruments Incorporated | Method and apparatus for solving terms of a numerical sequence |
-
1993
- 1993-06-10 JP JP16519193A patent/JP3867279B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-26 US US08/622,051 patent/US5644518A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5644518A (en) | 1997-07-01 |
| JP3867279B2 (ja) | 2007-01-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040113 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040518 |
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