JPH06350031A - 集積化構造保護回路 - Google Patents

集積化構造保護回路

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JPH06350031A
JPH06350031A JP6099997A JP9999794A JPH06350031A JP H06350031 A JPH06350031 A JP H06350031A JP 6099997 A JP6099997 A JP 6099997A JP 9999794 A JP9999794 A JP 9999794A JP H06350031 A JPH06350031 A JP H06350031A
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integrated structure
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diode
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JP6099997A
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Raffaele Zambrano
ザンブラノ ラファエル
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CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements

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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 電力デバイスの出力特性に悪影響を及ぼすこ
となく過電圧から電力デバイスを有効に保護できる集積
化構造保護回路を提供する。 【構成】 電力デバイスを過電圧から保護する集積化構
造保護回路は、複数の直列接続した接合型ダイオード
（Ｄ１〜Ｄ５）を有し、各ダイオードが第１導電形の高
濃度不純物添加領域（１）で構成される第１電極と、第
２導電形の中間濃度又は低濃度の不純物添加領域（２）
によって構成される第２電極とを有する。第１のダイオ
ード（Ｄ１）は電力デバイス（Ｍ）のゲート層（５）に
接続した第１電極（１）及び少なくとも１個の第２ダイ
オード（Ｄ２〜Ｄ５）の第２電極に接続した第２電極
（２）を有し、少なくとも１個の第２ダイオードが電力
デバイス（Ｍ）のドレイン領域に接続した第１電極を有
する。ダイオード（Ｄ１〜Ｄ５）の第２電極（２）の不
純物濃度レベルは高い降伏電圧値が得られるように設定
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電力デバイス特にＭＯ
ＳＦＥＴ又はＩＧＢＴ（絶縁ゲート型バイポーラトラン
ジスタ）を過電圧から保護するための集積化構造保護回
路に関するものである。
【０００２】
【従来の技術】電力ＭＯＳＦＥＴ及びＩＧＢＴは点火コ
イルのような誘導性負荷を駆動するために用いられてい
る。電力デバイスがオフに切換えられたとき、負荷の型
式に起因して電力デバイスの両端間に過電圧が生ずる。
この過電圧は極めて高く、この過電圧によって、電力デ
バイスがオフに切り換わった後でも電力デバイスが依然
として短い時間期間に亘って公称電流を流出させてしま
い、電力デバイスに強いストレスが作用する。さらに、
高い過電圧によって電力デバイスが降伏し、誘導性負荷
に貯積されたエネルギーを消散できないと永久的な損傷
が生じてしまう。
【０００３】このような課題を回避するため、一般に電
力デバイスは、保護すべき電力デバイスの降伏電圧より
も低い降伏電圧を有する外部クランプダイオードにより
保護されている。一方、保護されるデバイスのインダク
タンス及び動作時間が変動するため、有効な保護に限界
があった。
【０００４】このような限界を解消するため、電力ＭＯ
Ｓデバイスの製造において、いわゆる“アクティブ ク
ランプ”と称せられる集積化構造の保護回路が開発され
た。この保護回路は、外部ゲート電極と電力デバイスの
ゲートとの間で直列に接続した抵抗性素子及び電力デバ
イスのゲートとドレインとの間に配置したクランプ素子
を有している。電力デバイスがオフに切り換わると、過
電圧によりクランプ素子の端子間に電圧降下が生ずる。
この電圧降下がクランプ素子の降伏電圧を超えると、電
力バイスのドレインとゲート電極との間において電流が
クランプ素子及び抵抗性素子を流れる。抵抗性素子の両
端間の電圧降下が電力デバイスのターンオン電圧（電力
ＭＯＳＦＥＴの場合閾値電圧で表わされる）を超える
と、電力デバイスが再びターンオンし、電流の取り出し
を開始する。従って、アクティブクランプ素子によって
維持されるべき電流が極めて低くなる。電力デバイス両
端間の過電圧は、電力デバイス自身を流れる電流を維持
するのに必要なクランプ素子の降伏電圧とターンオン電
圧との和によって表わされる最大値（Ｖclamp ）にクラ
ンプされる。
【０００５】アノード及びカソードがｎチャネル電力Ｍ
ＯＳＦＥＴのゲート及びドレインにそれぞれ接続されて
いる簡単なダイオードは適当ではないものであると理解
すべきである。この理由は、電力ＭＯＳＦＥＴがオン状
態にあると、ダイオードが順方向にバイアスされ、電力
デバイスの出力特性により、このダイオードを経てゲー
トからドレインに流れる電流によってダイオードの順方
向電圧に等しいオフセット電圧が誘導されてしまうから
である。
【０００６】用いることができるクランプ素子は、アノ
ード同士が背面接続されカソードが電力ＭＯＳＦＥＴの
ゲート及びドレインにそれぞれ接続された１対のダイオ
ードで構成される。さらに、電力ＭＯＳＦＥＴのゲート
がダイオードのアノードに接続されていない場合、この
ようなダイオード対を複数個直列に接続することができ
る。この場合、所望の値のＶclamp を得ることができ
る。
【０００７】電力ＭＯＳＦＥＴ用のアクティブクランプ
について説明されている米国特許第５１６２９６６号明
細書に記載されている従来の回路では、クランプ素子は
ｎ+／Ｐ+ 接合型ダイオードチェーンを利用している。
各ダイオードのアノードは半導体表面から電力ＭＯＳＦ
ＥＴのドレインを構成するｎ- 形エピタキシャル層に向
けて延在するＰ+ 領域で構成され、カソードはＰ+ 領域
内に形成したｎ+ 形の拡散層で構成されている。
【０００８】ダイオードチェーンの各ダイオードは、ア
ノード及びカソードがＰ+ 領域及びｎ- エピタキシャル
層によってそれぞれ構成される寄生ダイオードを形成し
ている。この結果、ゲートとドレインとの間の電気的接
続のため、寄生ダイオードがオン状態にある電力デバイ
スの出力特性に悪影響を及ぼすのを防止するため、電力
ＭＯＳＦＥＴのゲートはいかなるアノードにも接続され
ない。このため、従来の回路では、ダイオードチェーン
の第１のダイオードはそのカソードによりｎチャネル電
力ＭＯＳＦＥＴのゲートに接続され、そのアノードはダ
イオードチェーンの第２のダイオードのアノードに接続
されている。他の全てのダイオードは後段のダイオード
のアノードに接続されているカソードを有し、最後段の
ダイオードのカソードは電力ＭＯＳＦＥＴのドレインに
接続されている。
【０００９】
【発明が解決しようとする課題】Ｐ+ ／ｎ+ 接合型ダイ
オードを用いることに起因する課題は、これら接合型ダ
イオードの降伏電圧が低いこと、典型的な場合数Ｖにす
ぎないことにある。電力ＭＯＳＦＥＴがオン状態にある
と、ダイオードチェーンの第１ダイオードが逆方向にバ
イアスされてしまう。第１ダイオードの両端間電圧がそ
の降伏電圧を超えると、第１ダイオード及び関連する寄
生ダイオードに電流が流れ、従って電力ＭＯＳＦＥＴの
ゲートとドレインとの間で電流が流れ電力デバイスの出
力特性に悪影響を及ぼしてしまう。
【００１０】ダイオードチェーンのＰ+ ／ｎ+ 形ダイオ
ードの降伏電圧が低いことに関連する別の課題は、高い
Ｖclamp 値で動作させるために多数のダイオードを直列
接続する必要があることである。このため、回路配置が
複雑になるとともに保護回路が占める領域が増大してし
まう。
【００１１】別の課題は、小さな熱ドリフト係数を有す
るアクティブクランプを得ることが不可能なことであ
る。この理由は、このパラメータがダイオードチェーン
の単一のダイオードの降伏電圧の熱係数の和で与えられ
るためである。
【００１２】最後に、電力ＭＯＳＦＥＴの閾値電圧とＰ
+ ／ｎ+ 形ダイオード降伏電圧の整数倍との和と相異す
るＶclamp を有するアクティブ クランプが得られない
ことである。
【００１３】従って、本発明の目的は、上述した課題が
解消された電力デバイス特にＭＯＳＦＥＴ及びＩＧＢＴ
を過電圧から保護する集積化構造保護回路を提供するこ
とにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明による集積化構造保護回路は、電力デバイス
が形成されている第１導電形の半導体材料層に形成され
た複数の直列接続された接合型ダイオードを具え、前記
複数の各接合型ダイオードが第１導電形の高濃度不純物
添加領域から成る第１の電極を有し、前記濃度不純物添
加領域が、前記半導体材料層の表面から、これら接合型
ダイオードの第２の電極を構成すると共に前記半導体材
料層の表面からその内部に向って延在する第２導電形の
不純物添加領域の内部に向けて延在し、前記複数の接合
型ダイオードのうちの第１のダイオードが、前記電力デ
バイスのゲート層に接続した第１の電極と、前記複数の
接合型ダイオードのうちの少なくとも１個の第２のダイ
オードの第２電極に接続した第２電極とを有し、前記少
なくとも１個の第２のダイオードの第１電極が前記電力
デバイスのドレイン領域に接続されている集積化構造保
護回路において、前記第２導電形の不純物添加領域を、
十分に高い降伏電圧値、すなわち少なくとも５Ｖ以上の
降伏電圧値を有する接合型ダイオードを形成するのに好
適な低濃度又は中間濃度の半導体領域としたことを特徴
とする。
【００１５】本発明の実施例では、少なくとも１個の第
２ダイオードの第１電極を電力デバイスのドレイン領域
と一致させる。このように構成することにより、電力デ
バイスのドレイン領域と第２ダイオードの第１電極との
間の接続が不要になる。
【００１６】本発明の好適実施例では、前記複数の直列
接続した接合型ダイオードが、前記第１のダイオードの
第２電極と前記電力デバイスとの間に形成した第２のダ
イオード列を具える。
【００１７】本発明の別の好適実施例では、前記直列接
続した複数の接合型ダイオードが第１導電形の高濃度不
純物添加領域から成る第１の電極を有する少なくとも１
個の中間ダイオードを有し、前記高濃度不純物添加領域
が、前記半導体材料層の表面から前記中間ダイオードの
第２電極を構成する第２導電形の高濃度不純物添加領域
に向って延在し、前記中間ダイオードが、２個の第２の
ダイオードの間に、後段の第２ダイオードの第１電極に
接続された第１電極と、後段の第２ダイオードの第２電
極に接続された第２電極とを有するように配置する。
【００１８】過電圧が生ずると、各中間ダイオードが複
数のダイオードのうちの第１のダイオードと共に順方向
にバイアスされ、一方複数のダイオードのうちの全ての
第２のダイオードは逆方向にバイアスされる。そして、
これらダイオードが降伏すると電流が流れ始め、中間ダ
イオードがターンオンする。
【００１９】本発明の構成により、直列接続ダイオード
のチェーンが短くてもクランプ素子が高いＶClamp 値を
有するアクティブ クランプを構成することができる。
この理由は、これらダイオードの各ダイオードが既知の
構造で用いられているｎ+ ／ｐ+ 形ダイオードよりも一
層高い降伏電圧を有しているからである。
【００２０】さらに、本発明の好適実施例の構成によ
り、ＶClamp の熱ドリフトを低減することができる。ダ
イオードの降伏電圧の正の熱係数は、実際には順方向バ
イアスされた中間ダイオードの順方向電圧Ｖf の負の熱
係数により補償される。さらに、ＶClamp は、電力デバ
イスの閾値電圧の和、複数のダイオードのうちの逆方向
バイアスされた第 2のダイオードの降伏電圧の和、及び
順方向バイアスされた中間ダイオードの順方向電圧の和
によって与えられるので、順方向バイアスされる中間ダ
イオードを所望の数に設定することによりＶClamp はＶ
f （一般的に１Ｖ以下である）に対応してほぼ連続的に
変化させることができる。以下、図面に基づいて本発明
を詳細に説明する。
【００２１】
【実施例】図１を参照するに、本発明による集積化構造
保護回路は例えば直列に接続した５個のダイオードのよ
うな複数の接合型ダイオードを具える。各ダイオードＤ
１〜Ｄ５はｎ+ 形のカソード領域１を有し、このカソー
ド領域１はｎ- 形半導体層３の表面からｐ形又はｐ- 形
のアノード領域２内にそれぞれ延在し、これらアノード
領域２は例えばｎ+ 形の半導体基板４上に成長させたｎ
- 形のエピタキシャル層３内にそれぞれ延在する。従っ
て、ダイオードＤ１，Ｄ４及びＤ５はｐ／ｎ + 接合で構
成され、ダイオードＤ２及びＤ３はｐ- ／ｎ+ 接合によ
り構成する。
【００２２】ダイオードＤ１のカソード領域１は積層さ
れた導電性ゲート層Ｇを介して電力装置のポリシリコン
ゲート層５に接続し（図７）、ダイオードＤ１のアノー
ド領域２は環状のｐ+ 形の深い不純物添加半導体領域６
で包囲し、この環状半導体領域６の一方の側はダイオー
ドＤ２のｐ- 形のアノード領域２を包囲する第２の環状
のｐ+ 形の深い不純物添加半導体領域７と一体化し、従
ってダイオードＤ１及びＤ２のアノード領域２は互いに
電気的に接触する。
【００２３】各ダイオードＤ２〜Ｄ４のカソード領域１
は、積層された導電層８の分離細条（間に挿入形成した
絶縁層１１によってエピタキシャル層３の表面から電気
的に絶縁されている）を介して例えば３個のダイオード
ＤＦ１〜ＤＦ３である複数の中間ダイオードに属する順
方向バイアスされる直列接続した中間ダイオードのｎ +
形のカソード領域９にそれぞれ接続し、これらｎ+ 形の
カソード領域９は、前記表面から中間ダイオードＤＦ１
〜ＤＦ３のアノード領域を構成するｐ+ 形の深い半導体
領域１０内に向けてそれぞれ延在する。これら中間ダイ
オードの各々は各アノード領域１０を導体層８の細条を
用いて接触させることにより短絡することができ、この
導電層８の細条は各中間ダイオードのカソード領域９と
も接触する（図１の中間ダイオードＤＦ１及びＤＦ２の
場合）。この構成とするには、後述するように製造プロ
セスにおいて単一のマスクを必要とするにすぎない。
【００２４】各中間ダイオードのアノード領域１０の一
方の側は後続するダイオードＤ３及びＤ４のｐ- 形又は
ｐ形のアノード領域２を包囲するｐ+ 形の深い不純物添
加半導体領域１２とそれぞれ一体化し、これにより中間
ダイオードＤＦ１及びＤＦ２のアノード領域１０とダイ
オードＤ３及びＤ４のアノード領域とがそれぞれ電気的
に接続されることになる。
【００２５】中間ダイオードＤＦ３のアノード領域１０
はダイオードＤ５のアノード領域２と接触し、ダイオー
ドＤ５のカソード領域１はアノード領域２の内側からエ
ピタキシャル層３まで延在し電力ＭＯＳ装置のドレイン
領域と接触する。図１から明らかなように、中間ダイオ
ードＤＦ３のカソード領域９及びアノード領域１０は短
絡せず、この中間ダイオードはダイオードＤ４とＤ５と
の間で直列に順方向接続されることになる。
【００２６】本発明による集積化構造保護回路が設けら
れている電力デバイスＭ、例えばＭＯＳＦＥＴ型の電力
デバイスを得るのに好適な製造プロセスは、高い不純物
濃度の半導体基板４（本例では、ｎ+ 形）上に例えばｎ
形の低い不純物濃度のエピタキシャル層３を成長させる
ことからスタートする。フィールド酸化膜１８を成長形
成した後、選択性注入及びｐ形ドーパントの高濃度拡散
を行い保護回路のｐ+ 形の深い不純物添加半導体領域
６，７及び１０並びに電力ＭＯＳＦＥＴの基本セル１４
のための複数のｐ+ 形の深い半導体領域１３を形成する
（図２）。
【００２７】マスキング工程の後、エピタキシャル層３
の表面に活性領域を規定する。次に、この活性領域上に
薄いゲート酸化膜１６を成長させ、その後ポリシリコン
のゲート層５をゲート酸化膜１６上に堆積すると共に、
不純物をドープして抵抗値を調整する（図３）。
【００２８】次にポリシリコンのゲート層５をゲート領
域外の部分について選択的にエッチングを行い、マスキ
ングした後低い濃度のｐ形ドーパントを注入し、このゲ
ート領域を拡散して、電力ＭＯＳＦＥＴの各セル１４の
ｐ- 形チャネル領域１７及び保護回路のダイオードＤ２
のｐ- 形アノード領域２を形成する。
【００２９】本例のように、保護回路の数個のダイオー
ドが中間不純物濃度のｐ形アノード領域２を有する場
合、マスクを利用したイオン注入及び中間濃度のｐ形不
純物拡散を行う。この場合、寄生バーチャルｎｐｎトラ
ンジスタ（エミッタ、ベース及びコレクタがそれぞれダ
イオードＤ１〜Ｄ５のカソード領域１及びアノード領域
並びに電力ＭＯＳＦＥＴのドレイン領域によって構成さ
れる）の効果が減少する。このダイオードの降伏電圧は
ｎ+ ／ｐ- 形のダイオードの降伏電圧よりも低いが、ｎ
+ ／ｐ+ 形ダイオードの降伏電圧よりも高い。この特性
により、アクティブクランプ設計の自由度が増大する。
この注入形成はセル１４のｐ+ 形の深い半導体本体領域
１３へも行うことができる。この不純物注入及び拡散工
程は、上述した低濃度のｐ形不純物の注入及び拡散を同
時に行うことができ、或いは前後に亘って行うことがで
きる。この注入及び拡散工程はゲート領域を規定する前
に行うこともできる。この注入及び拡散の条件は、不純
物濃度をｐ+ 形領域の不純物濃度とｐ- 形領域の不純物
濃度との中間とすることが重要である。
【００３０】次に、ゲート領域の側に高濃度ｎ形不純物
の選択的な注入及び拡散を行い、電力ＭＯＳＦＥＴのソ
ース領域１９を形成し、またｐ+ 形、ｐ形及びｐ- 形の
領域１０及び２の内側に高濃度のｎ形不純物を選択的に
注入及び拡散して保護回路のダイオードのカソード領域
１及び９を形成する。次に、ポリシリコンのゲート層５
上に絶縁性酸化膜１１を堆積する（図６）。
【００３１】このプロセスの最終工程は、コンタクト領
域を規定し、種々の素子の電気的相互接続を確実に行う
のに必要な導体層を堆積し、不働化層を堆積することで
ある（図７）。コンタクト領域を規定するマスクを単に
変更することにより、順方向バイアスされる中間ダイオ
ードＤＦ１及びＤＦ２を選択的に短絡することができ
る。尚、これらの中間ダイオードはある特性の用途にお
いては不要な場合がある。
【００３２】基板４の底面に金属化層を形成して電力Ｍ
ＯＳＦＥＴのドレイン用のコンタクトを形成する。
【００３３】中間濃度のｐ形不純物を注入する工程以
外、上述したプロセスは既知の電力ＭＯＳデバイスの製
造プロセスと同一である。一方、このｐ形不純物の注入
工程は、選択的であり、ダイオードＤ１〜Ｄ５の全てを
ｐ- ／ｎ+ 形の接合で構成することも可能である。
【００３４】本発明による保護回路は絶縁ゲート型バイ
ポーラトランジスタ（ＩＧＢＴ）を保護するために用い
ることもできる。この場合、ｐ形の高濃度に不純物を添
加した基板を用い、この基板上にエピタキシャル層３と
同様にｎ形エピタキシャル層を成長形成するプロセスか
ら製造を開始する。
【００３５】また、本発明はｐチャネルデバイスにも適
用することができ、この場合ｐ形領域の代わりにｎ形領
域を形成する。
【００３６】さらに、電力ＭＯＳＦＥＴのゲートと第１
ダイオードのカソード領域１との間に抵抗体（例えば、
ポリシリコン層５の一部で構成する）を形成して、電力
ＭＯＳＦＥＴのゲート領域とゲート電極との間の直列抵
抗を増大させることなくアクティブ クランプ構造の直
列抵抗を増大させることができる。
【図面の簡単な説明】
【図１】対応する等価回路を重ねて表示した本発明によ
る集積化構造保護回路を示す断面図である。
【図２】本発明による集積化構造保護回路が設けられて
いる電力半導体装置の中間の製造工程を示す断面図であ
る。
【図３】本発明による集積化構造保護回路が設けられて
いる電力半導体装置の中間の製造工程を示す断面図であ
る。
【図４】本発明による集積化構造保護回路が設けられて
いる電力半導体装置の中間の製造工程を示す断面図であ
る。
【図５】本発明による集積化構造保護回路が設けられて
いる電力半導体装置の中間の製造工程を示す断面図であ
る。
【図６】本発明による集積化構造保護回路が設けられて
いる電力半導体装置の中間の製造工程を示す断面図であ
る。
【図７】本発明による集積化構造保護回路が設けられて
いる電力半導体装置の中間の製造工程を示す断面図であ
る。
【符号の説明】
１，９ カソード領域 ２，１０ アノード領域 ３ エピタキシャル層 ５ ゲート層 ６，７ 深い半導体領域 ８ 導体層 １８ フィールド酸化膜 Ｄ１〜Ｄ５ ダイオード ＤＦ１〜ＤＦ３ 中間ダイオード
フロントページの続き (72)発明者 ラファエル ザンブラノ イタリア国 カターニア 95037 サン ジョバンニ ラ プンタ ビア デュカ ダオスタ 43ア

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 電力デバイス（Ｍ）が形成されている第
    １導電形の半導体材料層に形成された複数の直列接続さ
    れた接合型ダイオード（Ｄ１〜Ｄ５）を具え、前記複数
    の各接合型ダイオード（Ｄ１〜Ｄ５）が第１導電形の高
    濃度不純物添加領域（１）から成る第１の電極を有し、
    前記高濃度不純物添加領域（１）が、前記半導体材料層
    （３）の表面から、これら接合型ダイオード（Ｄ１〜Ｄ
    ５）の第２の電極を構成すると共に前記半導体材料層
    （３）の表面からその内部に向って延在する第２導電形
    の不純物添加領域（２）の内部に向けて延在し、前記複
    数の接合型ダイオードのうちの第１のダイオード（Ｄ
    １）が、前記電力デバイス（Ｍ）のゲート層（５）に接
    続した第１の電極（１）と、前記複数の接合型ダイオー
    ドのうちの少なくとも１個の第２のダイオード（Ｄ２〜
    Ｄ５）の第２電極に接続した第２電極（２）とを有し、
    前記少なくとも１個の第２のダイオード（Ｄ２〜Ｄ５）
    の第１電極が前記電力デバイス（Ｍ）のドレイン領域に
    接続されている集積化構造保護回路において、 前記第２導電形の不純物添加領域（２）を、十分に高い
    降伏電圧値を有する接合型ダイオードを形成するのに好
    適な低濃度又は中間濃度の半導体領域としたことを特徴
    とする集積化構造保護回路。
  2. 【請求項２】 請求項１に記載の集積化構造保護回路に
    おいて、前記複数のダイオード（Ｄ１〜Ｄ５）の第２の
    ダイオード（Ｄ５）の第１の電極（１）を前記電力デバ
    イス（Ｍ）のドレイン領域と一体的に形成したことを特
    徴とする集積化構造保護回路。
  3. 【請求項３】 請求項１又は２に記載の集積化構造保護
    回路において、前記複数の直列接続した接合型ダイオー
    ド（Ｄ１〜Ｄ５）が、前記第１のダイオード（Ｄ１）の
    第２電極と前記電力デバイスとの間に形成した第２のダ
    イオード列（Ｄ２〜Ｄ５）を具えることを特徴とする集
    積化構造保護回路。
  4. 【請求項４】 請求項３に記載の集積化構造保護回路に
    おいて、前記直列接続した複数の接合型ダイオード（Ｄ
    １〜Ｄ５）が第１導電形の高濃度不純物添加領域（９）
    から成る第１の電極を有する少なくとも１個の中間ダイ
    オード（ＤＦ１，ＤＦ２，ＤＦ３）を有し、前記高濃度
    不純物添加領域（９）が、前記半導体材料層（３）の表
    面から前記中間ダイオードの第２電極を構成する第２導
    電形の高濃度不純物添加領域（１０）に向けて延在し、
    前記中間ダイオード（ＤＦ１〜ＤＦ３）が、２個の第２
    のダイオード（Ｄ２，Ｄ３，Ｄ４，Ｄ５）の間に、後段
    の第２ダイオード（Ｄ２〜Ｄ５）の第１電極（１）に接
    続された第１電極（９）と、後段の第２ダイオード（Ｄ
    ２〜Ｄ５）の第２電極に接続された第２電極とを有する
    ように配置されていることを特徴とする集積化構造保護
    回路。
  5. 【請求項５】 請求項１から４までのいずれか１項に記
    載の集積化構造保護回路において、前記電力デバイスの
    ゲート層（５）と第１ダイオード（Ｄ１）との間に形成
    した抵抗体を有することを特徴とする集積化構造保護回
    路。
  6. 【請求項６】 請求項５に記載の集積化構造保護回路に
    おいて、前記抵抗体を前記ゲート層（５）の一部で構成
    したことを特徴とする集積化構造保護回路。
  7. 【請求項７】 請求項１から６までのいずれか１項に記
    載の集積化構造保護回路において、前記第１導電形領域
    を、ドナー不純物を添加した半導体領域とし、前記第２
    導電形領域（２，６，７，１０，１２）をアクセプタ不
    純物を添加した半導体領域としたことを特徴とする集積
    化構造保護回路。
  8. 【請求項８】 請求項７に記載の集積化構造保護回路に
    おいて、前記第１導電形の高濃度不純物添加領域（１，
    ９）をｎ+ 形半導体領域としたことを特徴とする集積化
    構造保護回路。
  9. 【請求項９】 請求項７に記載の集積化構造保護回路に
    おいて、前記第２導電形の高濃度不純物添加領域（６，
    ７，１０，１２）をＰ+ 形半導体領域としたことを特徴
    とする集積化構造保護回路。
  10. 【請求項１０】 請求項１に記載の集積化構造保護回路
    において、前記中間濃度又は低濃度領域（２）をそれぞ
    れＰ形又はＰ- 形半導体領域としたことを特徴とする集
    積化構造保護回路。
  11. 【請求項１１】 請求項１０に記載の集積化保護回路に
    おいて、前記中間濃度又は低濃度領域（２）を、環状形
    状を有し同一導電形の高濃度不純物添加領域（６，７，
    １０，１２）により包囲したことを特徴とする集積化保
    護回路。
  12. 【請求項１２】 請求項１から４までのいずれか１項に
    記載の集積化構造保護回路において、前記第１導電形領
    域（３，１，９）をアクセプタ不純物が添加された半導
    体領域とし、前記第２導電形領域（２，６，７，１０，
    １２）をドナー不純物が添加された半導体領域としたこ
    とを特徴とする集積化構造保護回路。
  13. 【請求項１３】 請求項１２に記載の集積化構造保護回
    路において、前記第１導電形の高濃度不純物添加領域
    （１，９）をＰ+ 形半導体領域としたことを特徴とする
    集積化構造保護回路。
  14. 【請求項１４】 請求項１２に記載の集積化構造保護回
    路において、前記第２導電形の高濃度不純物添加領域
    （６，７，１０，１２）をｎ+ 形半導体領域としたこと
    を特徴とする集積化構造保護回路。
  15. 【請求項１５】 請求項１２に記載の集積化構造保護回
    路において、前記中間濃度又は低濃度領域（２）をそれ
    ぞれｎ形又はｎ- 形半導体領域としたことを特徴とする
    集積化構造保護回路。
  16. 【請求項１６】 請求項１から１５までのいずれか１項
    に記載の集積化構造保護回路において、前記第１導電形
    の半導体材料層（３）を、半導体基板（４）上に成長さ
    せたエピタキシャル層（３）としたことを特徴とする集
    積化構造保護回路。
  17. 【請求項１７】 請求項１６に記載の集積化構造保護回
    路において、前記半導体基板（４）を第１導電形とした
    ことを特徴とする集積化構造保護回路。
  18. 【請求項１８】 請求項１６に記載の集積化構造保護回
    路において、前記半導体基板（４）を第２導電形とした
    ことを特徴とする集積化構造保護回路。
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