JPH0635564A - クロック切替制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 クロック切り換えの機能を有するクロック切
替制御回路に関し、クロック切り換え時に生じるずれの
影響を受けることなく高速データに乗り換えるクロック
切替制御回路の提供を目的とする。 【構成】 同じ周波数の書き込みクロックと読み出しク
ロックとをビットバッファ乗換回路11に加えてデータの
書き込みと読み出しを行うものにおいて、読み出しクロ
ック側に位相ロック発振器12を設け、該位相ロック発振
器12より平均化されたクロックを前記ビットバッファ乗
換回路11の読み出しクロックになるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロック切り替えの機
能を有するクロック切替制御回路に関するものである。

【０００２】

【従来の技術】以下において、図４〜図７をもちいて従
来例を説明する。図４は従来の第１実施例回路の構成を
示す図であり、図５は従来の第１実施例回路のタイミン
グを示す図である。なお、図４と図５は、データ乗換の
クロックの生成方式の一例を示す図である。

【０００３】図４において、41は極性反転のインバー
タ、42,43,44は反転２入力論理和のノアゲートである。
図５において、(a) は入力する第１クロック（ＣＬＫ
１）、(b) は入力する第２クロック（ＣＬＫ２）であ
る。なお、両ＣＬＫはともに77ＭＨz の速度を有するク
ロックである。

【０００４】また、(c) はＣＬＫ１、２の何れかを選択
するためのセレクト信号（ＳＥＬ）であり、(d) は該Ｓ
ＥＬ(c) で選択された77ＭＨz の速度の出力クロック
（ＯＣＬＫ１）であり、当該ＯＣＬＫ１(d) はデータの
読み出しクロックにもちいる。そして、図４と図５に示
す信号(a) 〜(d) は同一のものである。

【０００５】図４および図５において、ＳＥＬ(c) が
‘Ｌ’であれば、ノアゲート42でＣＬＫ１(a) とＳＥＬ
(c) の反転論理和演算をとり、ノアゲート42からＣＬＫ
１の反転信号を出力する。

【０００６】また、ＳＥＬ(c) が‘Ｌ’であればインバ
ータ41の出力は‘Ｈ’になり、ノアゲート43の出力は常
時‘Ｌ’になる。従って、ノアゲート44では、ノアゲー
ト42から出力する反転ＣＬＫ１とノアゲート43の出力の
‘Ｌ’との反転論理演算をとり、図５(a) に示すＣＬＫ
１と同一タイミングを有するＯＣＬＫ１(d) を出力す
る。

【０００７】次に、図５(c) に示すように、タイミング
つまりＣＬＫ２(b) が‘Ｈ’の間においてＳＥＬ(c)
を‘Ｈ’に切り替えた場合は、ノアゲート42,43,44はＳ
ＥＬ(c) が‘Ｌ’の時と逆論理の動作をし、タイミング
においてＣＬＫ１(a) からＣＬＫ２(b) に切り替えた
ＯＣＬＫ１(d) を出力する。

【０００８】上記のようにＳＥＬ(c) によりＣＬＫ１と
ＣＬＫ２を切り替えて動作を行う場合は、図５(d) のＳ
ＥＬ(c) の切り替えタイミングにおいて、２つのクロ
ック(a),(b) の切り替えタイミングの境目〜上にお
いて、ＣＬＫ１とＣＬＫ２の位相差に相当する細幅パル
ス成分をもつクロック（ひげ成分をもつクロック) がつ
くられる。

【０００９】図６は従来の第２実施例回路の構成を示す
図であり、図７は従来の第２実施例回路のタイミングを
示す図である。なお、図６と図７は、図５(d) に示した
ＯＣＬＫ(d)(細幅パルス成分をもつクロック) をもちい
て、データ乗換を行う回路例である。さらに、図６と図
７に示す信号(a) 〜(d) は同一のものである。

【００１０】図６において、10は送信側の第１パッケー
ジであり、該第１パッケージ10内にビットバッファ乗換
回路11を備えている。また、20は受信側の第２パッケー
ジであり、該第２パッケージ20内にデータの速度変換(
例えば並列／直列の変換）を行う速度変換回路21と入力
する読み出しクロックを平均化する位相ロック発振器
（ＰＬＯ）22を備えている。

【００１１】なお、ここでいうクロックの平均化とは、
当該クロックの１周期間における振幅の平均値をもと
め、該平均値が或る所定値以上であればクロック有りと
みなして正常クロックへ補正することを指す。

【００１２】図７において、(a) は例えば８ビットかつ
77ＭＨz の速度を有するデータ（ＤＡＴＡ）であり、該
ＤＡＴＡ(a) はビットバッファ乗換回路11に書き込まれ
る。(b) は書き込まれた当該ＤＡＴＡ(a) と同一速度の
77ＭＨz のＯＣＬＫ（従来例の図４と図５に示したＯＣ
ＬＫ(d) ）であり、ビットバッファ乗換回路11に書き込
まれたＤＡＴＡを読み出すクロックである。

【００１３】なお、図５に示すように、図７に示すＯＣ
ＬＫ(b) は、タイミングにおいて細幅パルス成分を有
しているとする。(c) は前記ビットバッファ乗換回路11
に書き込まれた８ビットかつ77ＭＨz の速度のＤＡＴＡ
(a) を、ＯＣＬＫ(b) により読み出したＤＡＴＡであ
る。

【００１４】(d) はＰＬＯ22によりＯＣＬＫ１(b) を平
均化した77ＭＨz と622 ＭＨz （77ＭＨz ×８）のＣＬ
Ｋである。そして、(e) は前記ＤＡＴＡ(c) を77ＭＨz
の速度のＣＬＫ(d) をもちいて速度変換回路21に書き込
んだＤＡＴＡであり、(f) は当該速度変換回路21に書き
込まれたデータを８倍速度に変換して出力したＤＡＴＡ
である。

【００１５】図６と図７に示すように、第１パッケージ
10において、入力するＤＡＴＡ(a)を77ＭＨz の速度の
ＣＬＫ３をもちいて、ビットバッファ乗換回路11にＡ、
Ｂ、Ｃ、Ｄ・・・の順に書き込む。

【００１６】そして、ビットバッファ乗換回路11に書き
込まれたＡ、Ｂ、Ｃ、Ｄ・・・のＤＡＴＡ(a) を、ＯＣ
ＬＫ(b) の立ち下がりタイミングにおいてＡ、Ｂ、Ｃ、
Ｄ・・・の順に読み出し、ＤＡＴＡ(c) として第２パッ
ケージ20へ送る。

【００１７】第２パッケージ20では、速度変換回路21に
入力する８ビットかつ77ＭＨz の速度のＤＡＴＡ(c) を
ＰＬＯ22からの77ＭＨz の速度のＣＬＫ(d) をもちいて
書き込み、Ａ、Ｃ、Ｄ・・・と続くＤＡＴＡ(e) をつく
る。

【００１８】さらに、当該Ａ、Ｃ、Ｄ・・・と続くＤＡ
ＴＡ(e) を、622 ＭＨz の速度のＣＬＫ(d) をもちいて
高速化処理を行い、622 ＭＨz 伝送のＤＡＴＡ(f) とＯ
ＣＬＫ２をクロックつくる。

【００１９】上記動作において、図７(b) に示すように
タイミングに細幅パルス成分が存在すれば、ビットバ
ッファ乗換回路11からタイミングで読み出されたＤＡ
ＴＡ(c) の時間幅は短かくなり、タイミングにおいて
速度変換回路21に対するデータＢの書き込みは行われな
くなる。

【００２０】従って、速度変換回路21に書き込まれたＤ
ＡＴＡ(e) および高速で読み出されたＤＡＴＡ(f) には
データＢは消滅して存在しなくなってしまう。

【００２１】

【発明が解決しようとする課題】従って、従来例のクロ
ック切替制御回路では、データ乗換えを行う際に細幅パ
ルス成分を含んだクロックで乗り換えを行う場合、その
後データ速度の変換を行う場合に補正された正確なクロ
ックをもちいるとデータのビットずれを起こしてしまう
という課題がある。

【００２２】本発明は、クロック切り替え時に生じるず
れの影響を受けることなく高速データに乗り換えるクロ
ック切替制御回路を提供することを目的とする。

【００２３】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は図１に示すように、同じ周波数の書き込み
クロックと読み出しクロックとをビットバッファ乗換回
路11に加えてデータの書き込みと読み出しを行うものに
おいて、読み出しクロック側に位相ロック発振器12を設
け、該位相ロック発振器12より平均化されたクロックを
前記ビットバッファ乗換回路11の読み出しクロックにな
るように構成する。

【００２４】

【作用】本発明は図１に示すごとく、データの読み出し
と書き込みの２つのクロックのずれの影響を防ぐ方法と
して、ＰＬＯ12を通すことにより読み出しクロックを平
均化してビットずれをなくするようにしている。

【００２５】従って、クロックずれの影響を受けること
なくパッケージ間のデータ伝送が可能になる。

【００２６】

【実施例】以下、図１〜図３により本発明の実施例を詳
細に説明する。図１は本発明の第１実施例回路の構成を
示す図であり、図２は本発明の第１実施例回路のタイミ
ングを示す図である。また、図３は本発明の第２実施例
回路の構成を示す図である。

【００２７】図１〜図３において、図４および図５と同
一記号で示したものは同一構成・作用であり、詳細説明
を省略する。また、図１と図２は、図５(d) に示した細
幅パルス成分をもつＯＣＬＫ(d) を平均化した補正クロ
ックによりデータ乗換えを行う回路の例である。

【００２８】図１において、第１パッケージ10とビット
バッファ乗換回路11は、従来例と同一回路である。ま
た、12は本発明の回路のＰＬＯであり、入力するクロッ
クを平均化する回路である。

【００２９】また、第２パッケージ20と速度変換回路21
およびＰＬＯ22は、従来例と同一回路である。図２にお
いて、ＤＡＴＡ(a),ＣＬＫ(b),ＤＡＴＡ(c),ＣＬＫ(d),
ＤＡＴＡ(e)およびＤＡＴＡ(f) は、従来例と同一名称
かつ同一箇所の信号である。

【００３０】図１と図２に示すように、第１パッケージ
10では、ＤＡＴＡ(a) を77ＭＨz の速度のＣＬＫ３をも
ちいてビットバッファ乗換回路11にＡ、Ｂ、Ｃ、Ｄ・・
・の順に書き込む。

【００３１】そして、ビットバッファ乗換回路11に書き
込んだＡ、Ｂ、Ｃ、Ｄ・・・のＤＡＴＡ(a) を、ＰＬＯ
12でＯＣＬＫ(b) を平均化して補正されたＣＬＫ(b) の
立ち下がりタイミングにおいて、Ａ、Ｂ、Ｃ、Ｄ・・・
の順に読み出して、ＤＡＴＡ(c) として第２パッケージ
20へ送る。

【００３２】第２パッケージ20では、速度変換回路21に
入力する８ビットかつ77ＭＨz の速度のＤＡＴＡ(c)
を、ＰＬＯ22からの速度77ＭＨz のＣＬＫ(d) をもちい
て速度変換回路21に書き込み、速度変換回路21内で処理
されるＡ、Ｃ、Ｂ、Ｄ・・・と続くＤＡＴＡ(e) をつく
る。

【００３３】さらに、当該Ａ、Ｃ、Ｂ、Ｄ・・・と続く
ＤＡＴＡ(e) を速度622 ＭＨz のＣＬＫ(d) をもちいて
速度変換回路21内で高速化処理を行い、622 ＭＨz 伝送
のＤＡＴＡ(f) とＯＣＬＫ２をクロックを送出する。

【００３４】上記動作において、図２(b) と図７(b) を
比較してみると、読み出しクロックとしてもちいたＯＣ
ＬＫはＰＬＯ12により平均化され、タイミングにおけ
る細幅パルス成分は消滅している。

【００３５】従って、ビットバッファ乗換回路11から読
み出したＤＡＴＡ(c) の時間幅は正常になり、データＢ
は図２(c) に示すように速度変換回路21に対して正常に
書き込まれる。

【００３６】従って、速度変換回路21に書き込まれたＤ
ＡＴＡ(e) および高速で読み出されたＤＡＴＡ(f) に
は、従来例のようなデータＢの消滅はなく、正常に連続
読み出されたデータになる。

【００３７】なお、図３では、図７に示した細幅パルス
成分をもつＯＣＬＫ(b) をＯＣＬＫとして第２パッケー
ジ20に加え、第２パッケージ20のＰＬＯ22で平均化して
取り出し、読み出しＣＬＫとして第１パッケージ10のビ
ットバッファ乗換回路11に取り込む方法をとっている。

【００３８】この場合、従来例の図５(d) に示すデータ
Ｂの消滅はなく、ＤＡＴＡ(f) は正常に連続に読み出さ
れたデータになる。

【００３９】

【発明の効果】以上の説明から明らかなように本発明に
よれば、クロックずれの影響を受けることなく、パッケ
ージ間におけるデータの伝送と多重変換を可能にすると
いう効果を奏する。

【図面の簡単な説明】

【図１】 本発明の第１実施例回路の構成を示す図であ
る。

【図２】 本発明の第１実施例回路のタイミングを示す
図である。

【図３】 本発明の第２実施例回路の構成を示す図であ
る。

【図４】 従来の第１実施例回路の構成を示す図であ
る。

【図５】 従来の第１実施例回路のタイミングを示す図
である。

【図６】 従来の第２実施例回路の構成を示す図であ
る。

【図７】 従来の第２実施例回路のタイミングを示す図
である。

【符号の説明】

10は第１パッケージ 11はビットバッファ乗換回路 12は位相ロック発振器（ＰＬＯ） 20は第２パッケージ 21は速度変換回路 22は位相ロック発振器（ＰＬＯ）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 同じ周波数の書き込みクロックと読み出
   しクロックとをビットバッファ乗換回路(11)に加えてデ
   ータの書き込みと読み出しを行うものにおいて、 読み出しクロック側に位相ロック発振器(12)を設け、該
   位相ロック発振器(12)より平均化されたクロックを前記
   ビットバッファ乗換回路(11)の読み出しクロックになる
   ようにしたことを特徴とするクロック切替制御回路。