JPH0636561B2 - 水平同期信号分離装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、映像機器の複合同期信号から水平同期信号を
分離するための水平同期信号分離装置に関する。

従来の技術 水平同期信号分離装置は、テレビジョン受像機、ビデオ
テープレコーダ（ＶＴＲ）などの映像機器に適用され、
複合同期信号から一定周波数の水平同期信号を抽出する
ために用いられる。

従来の水平同期信号分離装置について、第４図に示す従
来例の回路構成図と、その動作波形を示す第５図とを用
いて以下に説明する。

第４図において、１は複合同期信号が入力される入力端
子、２は単安定マルチバイブレータ、３は水平同期信号
を出力する出力端子である。そして、単安定マルチバイ
ブレータ２は、容量と定電流源、又は容量と抵抗から成
る時定数回路を有し、その時定数で定められる所定の単
安定期間Ｔのパルスを出力する。その単安定期間Ｔは、
水平同期信号の１周期（１Ｈ）より短い周期であり、１
／２Ｈより十分に長い周期である。

次に、第５図の動作波形図を用いながら、従来例の回路
動作を説明する。第５図の動作波形は、第４図で付与し
た番号にａを付して、各端子の波形を示している。単安
定マルチバイブレータ２は、入力端子１から入力される
複合同期信号１ａの水平同期信号成分の立ち上がりエッ
ジ（イ）〜（ヘ）でトリガされ、所定の単安定期間Ｔの
間ハイレベルとなるパルス３ａを出力端子３に出力す
る。水平同期信号成分の立ち上がりエッジ（イ）で動作
した１Ｈ後に、水平同期信号成分の立ち上がりエッジ
（ロ）が入力されると、単安定マルチバイブレータ２は
再度トリガされ、パルス３ａのような負極性のパルスと
なる。出力端子３に接続される外部回路は、このパルス
３ａの立ち上がりエッジで動作する回路であればよい。

複合同期信号１ａは、第５図に示すように、垂直ブラン
キング期間中の水平同期信号成分が１／２Ｈの周期で正
極性と負極性のパルスに切り替えられて入力される。こ
の時、１／２Ｈ目の水平同期信号成分（ト），（チ），
（リ）が入力されるタイミングでは、単安定マルチバイ
ブレータ２が動作している期間中であり、単安定マルチ
バイブレータ２はそれらの同期信号成分（ト），
（チ），（リ）を無視し、単安定マルチバイブレータ２
が待機中に入力される１Ｈ毎の水平同期信号成分
（ロ），（ハ），（ニ），（ホ）に追従して動作する。

発明が解決しようとする問題点 従来例の装置では、単安定マルチバイブレータを用いた
回路構成であるために、時定数を設定するために容量を
必要とし、この容量値が回路動作電流との兼ね合いで決
定される。ところが、通常の回路動作電流から考える
と、容量値は１００ｐＦ〜１００００ｐＦの範囲で設定
される。このように大きな容量は、半導体チップ上に集
積化することが困難であり、外部端子を設けて外付けす
る方法が採られていた。外部端子を増やすことはパッケ
ージの大型化につながり、外付け部品を増やすことは、
その部品のスペースを電子機器内に確保しなければなら
ず、電子機器の小型化とコストダウンを促進する上で難
点があった。

本発明の目的は、上記従来技術の欠点を除き、デジタル
的な回路構成の採用で外付け容量を不要とし、ＩＣ化に
好適な水平同期信号分離装置を提供することである。

問題点を解決するための手段 上記の目的を達成するために、本発明は、複合同期信号
により初期設定され、その後、入力されるクロックパル
スを計数するカウンタ（１０〜１２）と、前記カウンタ
の出力をデコードし、前記カウンタの初期設定後、１Ｈ
よりわずかに短い所定時間を経過後にアクティブになる
パルスを出力するデコーダ（１９）と、前記複合同期信
号の後縁部で微分パルスを発生する微分パルス発生回路
（１３〜１８）と、前記デコーダの出力パルスの入力に
よって初期設定され、前記微分パルスの入力によって分
周動作する１／２分周回路（２０）と、前記１／２分周
回路の出力が初期状態を維持している期間中に入力され
る前記複合同期信号を出力する出力端子（３）と、を備
えた水平同期信号分離装置である。

作 用 上記の構成により、垂直ブランキング期間以外の期間
は、入力される複合同期信号の中に含まれる水平同期信
号が１Ｈ毎の繰り返し周期であるから、カウンタ（１
０）〜（１２）が水平同期信号毎に初期設定された後、
クロックパルスを計数すると、その出力をデコードする
デコーダ（１９）は、ある水平同期信号で初期状態とな
り、そこから１Ｈより短い所定時間を経過してパルスを
出力する。その結果、デコーダ（１９）は、連続して入
力される水平同期信号毎の直前に出力パルスを出力する
ことになる。従って、１／２分周回路（２０）の出力状
態は、水平同期信号毎の手前で初期設定され、次に入力
される微分パルスで反転動作する。そして、１／２分周
回路（２０）の出力は、水平同期信号の手前からアクテ
ィブとなり、その信号の後縁部で停止するパルスを出力
するから、出力端子（３）は複合同期信号中の水平同期
信号をそのまま出力する。

次に、垂直ブランキング期間中は、合同期信号中に含ま
れる等価パルスが１／２Ｈ毎の繰り返し周期であるか
ら、カウンタ（１０）〜（１２）の出力をデコードする
デコーダ（１９）が出力パルスを発生する以前に、カウ
ンタが初期設定されることとなり、デコーダ（１９）は
出力パルスを発生しない。従って、１／２分周回路（２
０）は、デコーダの出力パルスによって初期設定され
ず、微分パルスを１／２分周し、等化パルス２個の入力
に対して１回の割合でアクティブになるパルス（初期の
出力状態）を出力する。そして、出力端子（３）から
は、１／２分周回路（２０）が初期の出力状態に戻るタ
イミングに一致した等化パルスを出力する。従って、垂
直ブランキング期間に移行する直前の水平同期信号に同
期すると共に、垂直ブランキング期間中の等化パルスを
１個置きに間引き、１Ｈ毎の等化パルスを出力するか
ら、１Ｈ毎の水平同期信号を全期間に渡って出力するこ
とができる。

実施例 以下、第１図に示す回路構成図を用いながら、本発明の
水平同期信号分離装置に係る一実施例について説明す
る。

第１図において、１は複合同期信号の入力端子、３は水
平同期信号の出力端子、４はクロックパルスの入力端
子、１０〜１２はセット機能付きのＴ型フリップフロッ
プ（以下、Ｔ型ＦＦという）、１３，１５，１６はイン
バータ、１４，１７，１８はＮＡＮＤゲート、１９はデ
コーダ（ＡＮＤゲート）、２０はセット機能付きの１／
２分周回路、２１はＡＮＤゲート、２２は微分パルス発
生回路である。

縦続接続されたＴ型ＦＦ１０〜１２は、ダウンカウンタ
を成し、共通接続されたセット端子Ｓは入力端子１に接
続され、入力端子１から入力される複合同期信号のハイ
レベルで初期設定される。このカウンタの初段のＴ型Ｆ
Ｆ１０のトリガ入力端Ｔは入力端子４に接続され、クロ
ックパルスが入力される。この実施例では、クロックパ
ルスの周波数は112 k Ｈｚ（＝3.58ＭＨｚ／32）に設定
している。

デコーダ１９は、カウンタを構成するＴ型ＦＦ１１，１
２の出力をデコードし、カウンタ１０〜１２が初期設定
された後、水平同期信号の１Ｈ期間よりわずかに短い所
定時間を経過後にアクティブとなる出力パルスを発生す
るように、クロックパルスの周波数に合わせてＴ型ＦＦ
の段数を設定している。

微分パルス発生回路２２は、インバータ１３，１５，１
６とＮＡＮＤゲート１４，１７，１８から成り、これ自
体は衆知の回路構成である。そして、入力端子１から入
力される複合同期信号中の水平同期信号がハイレベルか
ら立ち下がる時（水平同期信号の後縁部）に、正極性の
微分パルスをインバータ１５の出力端から出力する。

１／２分周回路２０は、セット端子Ｓにデコーダ１９の
出力パルスが入力され、デコーダ１９出力の正パルスの
印加によって、分周回路２０のＱ出力端がハイレベルに
設定される。また、トリガ入力端Ｔに微分パルス発生回
路２２の正の微分パルスが入力され、初期状態が解除さ
れれば微分パルスの印加によって、その微分パルスを１
／２分周する動作を行う。

ＡＮＤゲート２１は、１／２分周回路２０のＱ出力の信
号と入力端子１からの複合同期信号とが入力され、それ
らの信号の論理積を出力する。

従って、ＡＮＤゲート２１の出力端に接続された出力端
子３は、１／２分周回路２０のＱ出力がハイレベルの時
に、入力端子１に入力される複合同期信号中の水平同期
信号成分を出力する。

本実施例の水平同期信号分離装置は、以上のような構成
である。

次に、第２図，第３図に示す動作波形図を参照しなが
ら、回路の動作を説明する。

第２図は、映像信号の奇数フィールド時の各部の動作波
形を示し、横軸は時間ｔを表し、各動作波形は第１図中
の構成要素の番号にｂを付与している。入力端子１には
第２図１ｂのような複合同期信号が入力され、複合同期
信号１ｂ中の水平同期信号は、垂直ブランキング期間以
外の期間では１Ｈ（＝63.5μｓ）毎に連続しており、垂
直ブランキング期間中は、等化パルスが水平同期信号の
１／２Ｈの繰り返し周期となっている。この複合同期信
号が入力される微分パルス発生回路２２は、その信号が
ハイレベルから立ち下がる時（後縁部）のタイミングで
正の微分パルスをインバータ１５から出力する（第２図
の１ｂ，15ｂを参照）。

Ｔ型ＦＦ１０〜１２から成るダウンカウンタは、その複
合同期信号のハイレベルで初期設定される。そして、複
合同期信号がローレベルになると、初期設定が解除さ
れ、入力端子４から入力されるクロックパルスを計数す
る。更に、そのカウンタ出力をデコードするデコーダ１
９は、カウンタの計数動作に合わせて、水平同期信号の
１Ｈ期間よりわずかに短い所定期間を経過してアクティ
ブになるパルスを出力する。

次に、垂直ブランキング期間中の動作と、垂直ブランキ
ング期間以外の期間の動作とに分けて説明する。

まず、垂直ブランキング期間以外の期間の動作を説明す
る。この期間では、複合同期信号中の水平同期信号が１
Ｈ毎に繰り返し入力されるから、デコーダ１９は、水平
同期信号の手前でアクティブになるパルスを出力する。
そして、カウンタが水平同期信号で初期設定されること
により、そのパルスは水平同期信号の前縁部で停止する
（第２図の19ｂを参照）。

すると、１／２分周回路２０は、セット端子Ｓに入力さ
れるデコーダ１９の出力パルスで出力状態が初期状態に
設定され、出力状態がハイレベルになる。次に、水平同
期信号の後縁部で発生する微分パルスによってトリガさ
れ、そのトリガ入力で出力状態が反転し、出力状態がロ
ーレベルに切り替わる。即ち、垂直ブランキング期間以
外の期間では、１／２分周回路２０のＱ出力は、水平同
期信号の前縁部の少し手前から同信号の後縁部までの期
間、ハイレベルを出力する（第２図の20ｂを参照）。

ＡＮＤゲート２１は、１／２分周回路２０のＱ出力と、
入力端子１から入力される複合同期信号との論理積を出
力する訳であるから、垂直ブランキング期間以外の期間
では、１／２分周回路２０の動作に合わせて、複合同期
信号中の水平同期信号をそのまま出力端子３に出力する
（第２図の21ｂを参照）。

次に、垂直ブランキング期間中の動作を説明する。この
期間では、複合同期信号中の等化パルスが水平同期信号
の１／２Ｈの繰り返し周期で入力されるから、カウンタ
が、ある等化パルスによって初期設定された後、入力端
子４から入力されるクロックパルスを計数するが、デコ
ーダ１９がパルスを出力する以前に、次の等化パルスに
よってカウンタが初期設定される。従って、垂直ブラン
キング期間中は、デコーダ１９の出力にパルスを生じな
い（第２図の19ｂを参照）。

すると、１／２分周回路２０は、デコーダ１９の出力パ
ルスで初期設定されることが無くなり、微分パルス発生
回路２２が発生する微分パルスによってトリガされ、そ
のトリガ入力で分周動作を行う。微分パルス発生回路２
２は、等化パルスの立ち下がりエッジ（後縁部）で微分
パルスを発生するから、１／２分周回路２０のＱ出力
は、ある等価パルスの後縁部から次の等化パルスの後縁
部までの期間、ハイレベルとなるパルスを出力する（第
２図の20ｂを参照）。

ＡＮＤゲート２１は、１／２分周回路２０のＱ出力と、
入力端子１から入力される複合同期信号との論理積を出
力する訳であるから、垂直ブランキング期間中は、１／
２分周回路２０の動作に合わせて、複合同期信号中の等
価パルスを１個置きに間引いて、１Ｈ毎の等化パルスを
水平同期信号として出力端子３に出力する（第２図の21
ｂを参照）。

次に、映像信号の偶数フィールド時の動作について説明
する。

第３図は、映像信号の偶数フィールド時の各部の動作波
形を示し、横軸は時間ｔを表し、各動作波形には第１図
中の構成要素の番号にｃを付与している。入力端子１に
は第３図１ｃのような複合同期信号が入力され、複合同
期信号１ｃ中の水平同期信号は、垂直ブランキング期間
以外の期間では１Ｈ（＝63.5μｓ）毎に連続しており、
垂直ブランキング期間中は、水平同期信号に代えて等化
パルスが挿入されており、等化パルスは上述の奇数フィ
ールドと同様に水平同期信号の１／２Ｈの繰り返し周期
となっている。この複合同期信号が入力される微分パル
ス発生回路２２は、その信号がハイレベルから立ち下が
る時（後縁部）のタイミングで正の微分パルスをインバ
ータ１５から出力する（第３図の１ｃ，15ｃを参照）。

次に、デコーダ１９は、垂直ブランキング期間中は、入
力端子１から入力される複合同期信号中の等化パルスが
１／２Ｈの周期となっているから、上述の奇数フィール
ド時と同様に、デコーダ１９の出力にパルスを生じな
い。しかし、垂直ブランキング期間以外の期間では、デ
コーダ１９は、水平同期信号の手前でアクティブにな
り、その水平同期信号によるカウンタの初期設定で停止
するパルスを出力する（第３図の19ｃを参照）。

従って、１／２分周回路２０は、垂直ブランキング期間
中は、デコーダ１９の出力パルスで初期設定されること
が無くなり、微分パルス発生回路２２が発生する微分パ
ルスによって分周動作を行う。その微分パルスは後縁部
で発生するから、１／２分周回路２０のＱ出力は、ある
等価パルスの後縁部から次の等化パルスの後縁部までの
期間、ハイレベルとなるパルスを出力する。一方、垂直
ブランキング期間以外の期間では、１／２分周回路２０
のＱ出力は、上述の奇数フィールドの動作と同様に、デ
コーダ１９の出力で初期設定され、微分パルスで反転動
作するから、水平同期信号の前縁部の少し手前から同信
号の後縁部までの期間、ハイレベルになるパルスを出力
する（第３図の20ｃを参照）。

ＡＮＤゲート２１は、１／２分周回路２０のＱ出力と、
入力端子１から入力される複合同期信号との論理積を出
力する訳であるから、垂直ブランキング期間中は、１／
２分周回路２０の動作に合わせて、複合同期信号中の等
価パルスを１個置きに間引いて、１Ｈ毎の等化パルスを
水平同期信号として出力端子３に出力し、垂直ブランキ
ング期間以外の期間は、複合同期信号の水平同期信号を
そのまま出力する（第３図の21ｃを参照）。

発明の効果 以上に詳述したように、本発明の水平同期信号分離装置
は、垂直ブランキング期間以外の期間は、入力される複
合同期信号中の水平同期信号をそのまま出力すると共
に、垂直ブランキング期間中は、１／２分周回路の動作
に合わせて等化パルスを１個置きに間引き、１Ｈ毎の等
化パルスを出力するから、全期間に渡って水平同期信号
を出力することができる。また、このような信号処理が
ディジタル的に行われ、外付け容量を必要とせず、ＩＣ
化が容易となる。

【図面の簡単な説明】

第１図は本発明の水平同期信号分離装置に係る一実施例
の回路図、第２図，第３図は第１図の実施例の要部の動
作波形を示す動作波形図、第４図は従来の水平同期信号
分離装置のブロック構成図、第５図は第４図の従来例の
要部の動作波形を示す動作波形図である。 １……複合同期信号用の入力端子、２……単安定マルチ
バイブレータ、３……水平同期信号の出力端子、４……
クロック信号用の入力端子、１０〜１２……セット機能
付きＴ型ＦＦ、１３，１５，１６……インバータ、１
４，１７，１８……ＮＡＮＤゲート、１９……デコーダ
（ＡＮＤゲート）、２０……１／２分周回路、２１……
ＡＮＤゲート、２２……微分パルス発生回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複合同期信号により初期設定され、その
   後、入力されるクロックパルスを計数するカウンタと、 前記カウンタの出力をデコードし、前記カウンタの初期
   設定後、１Ｈよりわずかに短い所定時間を経過後にアク
   ティブになるパルスを出力するデコーダと、 前記複合同期信号の後縁部で微分パルスを発生する微分
   パルス発生回路と、 前記デコーダの出力パルスの入力によって初期設定さ
   れ、前記微分パルスの入力によって分周動作する１／２
   分周回路と、 前記１／２分周回路の出力が初期状態を維持している期
   間中に入力される前記複合同期信号を出力する出力端子
   と、 を備えた水平同期信号分離装置。