JPH0636562A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0636562A JPH0636562A JP4192518A JP19251892A JPH0636562A JP H0636562 A JPH0636562 A JP H0636562A JP 4192518 A JP4192518 A JP 4192518A JP 19251892 A JP19251892 A JP 19251892A JP H0636562 A JPH0636562 A JP H0636562A
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Abstract
(57)【要約】
【目的】本発明は半導体記憶装置の動作速度を低下させ
ることなく誤データの読出しを確実に防止することを目
的とする。 【構成】記憶セルＣからビット線ＢＬ，バーＢＬに読み
出されるセル情報をセンスアンプＳＡで増幅し、ビット
線ＢＬ，バーＢＬのセル情報を転送ゲートＴrgを介して
データバスＤＢ，バーＤＢに出力する半導体記憶装置
で、センスアンプＳＡによりビット線ＢＬ，バーＢＬの
電位差が高電位側電源Ｖccと低電位側電源Ｖssとの電位
差に拡大される過程はビット線ＢＬ，バーＢＬ及びデー
タバスＤＢ，バーＤＢのリセット電位に等しいコラム選
択信号ＣＬｓで転送ゲートＴrgを駆動し、前記電位差に
拡大された後は電源Ｖccに等しいコラム選択信号ＣＬｓ
で転送ゲートＴrgを駆動する選択信号生成回路１が転送
ゲートＴrgに接続される。
ることなく誤データの読出しを確実に防止することを目
的とする。 【構成】記憶セルＣからビット線ＢＬ，バーＢＬに読み
出されるセル情報をセンスアンプＳＡで増幅し、ビット
線ＢＬ，バーＢＬのセル情報を転送ゲートＴrgを介して
データバスＤＢ，バーＤＢに出力する半導体記憶装置
で、センスアンプＳＡによりビット線ＢＬ，バーＢＬの
電位差が高電位側電源Ｖccと低電位側電源Ｖssとの電位
差に拡大される過程はビット線ＢＬ，バーＢＬ及びデー
タバスＤＢ，バーＤＢのリセット電位に等しいコラム選
択信号ＣＬｓで転送ゲートＴrgを駆動し、前記電位差に
拡大された後は電源Ｖccに等しいコラム選択信号ＣＬｓ
で転送ゲートＴrgを駆動する選択信号生成回路１が転送
ゲートＴrgに接続される。
Description
【０００１】
【産業上の利用分野】この発明はダイナミックＲＡＭ
（以下ＤＲＡＭとする）の読出し動作に関するものであ
る。
（以下ＤＲＡＭとする）の読出し動作に関するものであ
る。
【０００２】近年のＤＲＡＭ等の半導体記憶装置ではそ
の動作速度が益々高速化されている。そのため、装置内
部の各回路の動作タイミングを調整することが困難にな
りつつあるため、その動作タイミングの調整を容易に行
って動作速度を益々高速化することが要請されている。
の動作速度が益々高速化されている。そのため、装置内
部の各回路の動作タイミングを調整することが困難にな
りつつあるため、その動作タイミングの調整を容易に行
って動作速度を益々高速化することが要請されている。
【０００３】
【従来の技術】従来のＤＲＡＭの一例を図５に従って説
明すると、ビット線ＢＬとワード線ＷＬとの間には記憶
セルＣが接続され、同ビット線ＢＬ及び同ビット線ＢＬ
と対をなすビット線バーＢＬはセンスアンプＳＡ及び転
送ゲートＴrg1 ，Ｔrg2 を介してデータバスＤＢ，バー
ＤＢに接続されている。
明すると、ビット線ＢＬとワード線ＷＬとの間には記憶
セルＣが接続され、同ビット線ＢＬ及び同ビット線ＢＬ
と対をなすビット線バーＢＬはセンスアンプＳＡ及び転
送ゲートＴrg1 ，Ｔrg2 を介してデータバスＤＢ，バー
ＤＢに接続されている。
【０００４】そして、図６に示すようにワード線ＷＬが
選択されてその電位がＨレベルに引き上げられると、記
憶セルＣが選択され、同記憶セルＣに格納されているＨ
レベル若しくはＬレベルのセル情報がビット線ＢＬに読
み出されて、それまで電源Ｖccの１／２のレベルにリセ
ットされていたビット線ＢＬ，バーＢＬ間に僅かな電位
差が生じる。
選択されてその電位がＨレベルに引き上げられると、記
憶セルＣが選択され、同記憶セルＣに格納されているＨ
レベル若しくはＬレベルのセル情報がビット線ＢＬに読
み出されて、それまで電源Ｖccの１／２のレベルにリセ
ットされていたビット線ＢＬ，バーＢＬ間に僅かな電位
差が生じる。
【０００５】前記センスアンプＳＡはビット線ＢＬ，バ
ーＢＬ間の電位差を増幅し、この状態でコラム線選択信
号ＣＬをＨレベルとして転送ゲートＴrg1 ，Ｔrg2 をオ
ンさせると、ビット線ＢＬ，バーＢＬに読み出されたセ
ル情報がデータバスＤＢ，バーＤＢに伝達され、そのセ
ル情報は同データバスＤＢ，バーＤＢに接続されるメイ
ンアンプ（図示しない）でさらに増幅されて出力され
る。
ーＢＬ間の電位差を増幅し、この状態でコラム線選択信
号ＣＬをＨレベルとして転送ゲートＴrg1 ，Ｔrg2 をオ
ンさせると、ビット線ＢＬ，バーＢＬに読み出されたセ
ル情報がデータバスＤＢ，バーＤＢに伝達され、そのセ
ル情報は同データバスＤＢ，バーＤＢに接続されるメイ
ンアンプ（図示しない）でさらに増幅されて出力され
る。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
なＤＲＡＭの読出し動作においては、ワード線ＷＬの電
位の立ち上がりと、センスアンプ活性化信号のタイミン
グ及びセンスアンプ活性化信号と、コラム線選択信号Ｃ
Ｌの立ち上がりのタイミングが近接していると、センス
アンプＳＡによりビット線ＢＬ，バーＢＬの電位差が充
分に拡大されていない状態で転送ゲートＴrg1 ，Ｔrg2
がオンされる。
なＤＲＡＭの読出し動作においては、ワード線ＷＬの電
位の立ち上がりと、センスアンプ活性化信号のタイミン
グ及びセンスアンプ活性化信号と、コラム線選択信号Ｃ
Ｌの立ち上がりのタイミングが近接していると、センス
アンプＳＡによりビット線ＢＬ，バーＢＬの電位差が充
分に拡大されていない状態で転送ゲートＴrg1 ，Ｔrg2
がオンされる。
【０００７】すると、転送ゲートＴrg1 ，Ｔrg2 を介し
てビット線ＢＬ，バーＢＬに接続されるデータバスＤ
Ｂ，バーＤＢの寄生容量によりビット線ＢＬ，バーＢＬ
に読み出されるセル情報にノイズＮが発生する。
てビット線ＢＬ，バーＢＬに接続されるデータバスＤ
Ｂ，バーＤＢの寄生容量によりビット線ＢＬ，バーＢＬ
に読み出されるセル情報にノイズＮが発生する。
【０００８】そして、このノイズＮのレベルが大きくな
ってビット線ＢＬ，バーＢＬの電位が逆転すると、セン
スアンプＳＡによりセル情報が反転され、誤動作の原因
となることがある。
ってビット線ＢＬ，バーＢＬの電位が逆転すると、セン
スアンプＳＡによりセル情報が反転され、誤動作の原因
となることがある。
【０００９】また、上記のような誤動作を防止するため
に遅延回路を用いてコラム線選択信号ＣＬの立ち上がり
のタイミングを遅らせることにより、ビット線ＢＬ，バ
ーＢＬに読み出されたセル情報をセンスアンプＳＡによ
り確実に増幅した後にコラム線選択信号ＣＬをＨレベル
に立ち上げる構成が従来から提案されている。
に遅延回路を用いてコラム線選択信号ＣＬの立ち上がり
のタイミングを遅らせることにより、ビット線ＢＬ，バ
ーＢＬに読み出されたセル情報をセンスアンプＳＡによ
り確実に増幅した後にコラム線選択信号ＣＬをＨレベル
に立ち上げる構成が従来から提案されている。
【００１０】しかし、トランジスタや容量により遅延時
間を設定する遅延回路では、そのトランジスタや容量の
特性のばらつきあるいは電源電圧の変動等によりその遅
延時間が変動するため、常時最適な遅延時間を維持し得
る遅延回路を設定することは容易ではない。
間を設定する遅延回路では、そのトランジスタや容量の
特性のばらつきあるいは電源電圧の変動等によりその遅
延時間が変動するため、常時最適な遅延時間を維持し得
る遅延回路を設定することは容易ではない。
【００１１】そこで、上記のような誤動作を確実に防止
するためには、遅延時間のばらつきを見込んだ長めの遅
延時間を設定した遅延回路を採用することになるため、
動作速度が低下するという問題点がある。
するためには、遅延時間のばらつきを見込んだ長めの遅
延時間を設定した遅延回路を採用することになるため、
動作速度が低下するという問題点がある。
【００１２】この発明の目的は、動作速度を低下させる
ことなく誤データの読出しを確実に防止し得る半導体記
憶装置を提供することにある。
ことなく誤データの読出しを確実に防止し得る半導体記
憶装置を提供することにある。
【００１３】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、記憶セルＣからビット線ＢＬ，バ
ーＢＬに読み出されるセル情報をセンスアンプＳＡで増
幅し、前記ビット線ＢＬ，バーＢＬのセル情報を転送ゲ
ートＴrgを介してデータバスＤＢ，バーＤＢに出力する
半導体記憶装置で、前記センスアンプＳＡによりビット
線ＢＬ，バーＢＬの電位差が高電位側電源Ｖccと低電位
側電源Ｖssとの電位差に拡大される過程は前記ビット線
ＢＬ，バーＢＬ及びデータバスＤＢ，バーＤＢのリセッ
ト電位に等しいコラム選択信号ＣＬｓで前記転送ゲート
Ｔrgを駆動し、前記電位差に拡大された後は前記電源Ｖ
ccに等しいコラム選択信号ＣＬｓで前記転送ゲートＴrg
を駆動する選択信号生成回路１が前記転送ゲートＴrgに
接続される。
図である。すなわち、記憶セルＣからビット線ＢＬ，バ
ーＢＬに読み出されるセル情報をセンスアンプＳＡで増
幅し、前記ビット線ＢＬ，バーＢＬのセル情報を転送ゲ
ートＴrgを介してデータバスＤＢ，バーＤＢに出力する
半導体記憶装置で、前記センスアンプＳＡによりビット
線ＢＬ，バーＢＬの電位差が高電位側電源Ｖccと低電位
側電源Ｖssとの電位差に拡大される過程は前記ビット線
ＢＬ，バーＢＬ及びデータバスＤＢ，バーＤＢのリセッ
ト電位に等しいコラム選択信号ＣＬｓで前記転送ゲート
Ｔrgを駆動し、前記電位差に拡大された後は前記電源Ｖ
ccに等しいコラム選択信号ＣＬｓで前記転送ゲートＴrg
を駆動する選択信号生成回路１が前記転送ゲートＴrgに
接続される。
【００１４】また、図３に示すように前記選択信号生成
回路１はセル情報のビット線ＢＬ，バーＢＬへの読出し
動作に同期してＬレベルからＨレベルに立ち上がる通常
のコラム選択信号ＣＬに基づいて前記転送ゲートＴrgを
駆動するコラム選択信号ＣＬｓを生成する。
回路１はセル情報のビット線ＢＬ，バーＢＬへの読出し
動作に同期してＬレベルからＨレベルに立ち上がる通常
のコラム選択信号ＣＬに基づいて前記転送ゲートＴrgを
駆動するコラム選択信号ＣＬｓを生成する。
【００１５】
【作用】ビット線ＢＬ，バーＢＬにセル情報が読み出さ
れてそのセル情報がセンスアンプＳＡで増幅され始める
と、転送ゲートＴrgには選択信号生成回路１からビット
線ＢＬ，バーＢＬ及びデータバスＤＢ，バーＤＢのリセ
ット電位がＣＬｓとして供給される。
れてそのセル情報がセンスアンプＳＡで増幅され始める
と、転送ゲートＴrgには選択信号生成回路１からビット
線ＢＬ，バーＢＬ及びデータバスＤＢ，バーＤＢのリセ
ット電位がＣＬｓとして供給される。
【００１６】すると、ビット線ＢＬ，バーＢＬのいずれ
かが前記リセット電位ＣＬｓより前記転送ゲートＴrgの
しきい値以上低下した時点で、当該ビット線ＢＬ，バー
ＢＬに接続されている一方の転送ゲートＴrgがオンさ
れ、他方の転送ゲートＴrgはオフ状態に維持される。
かが前記リセット電位ＣＬｓより前記転送ゲートＴrgの
しきい値以上低下した時点で、当該ビット線ＢＬ，バー
ＢＬに接続されている一方の転送ゲートＴrgがオンさ
れ、他方の転送ゲートＴrgはオフ状態に維持される。
【００１７】これに基づいて、データバスＤＢ，バーＤ
Ｂの一方にビット線ＢＬ，バーＢＬの一方の電位が伝達
され、データバスＤＢ，バーＤＢの他方の電位は前記リ
セット電位に維持される。
Ｂの一方にビット線ＢＬ，バーＢＬの一方の電位が伝達
され、データバスＤＢ，バーＤＢの他方の電位は前記リ
セット電位に維持される。
【００１８】そして、センスアンプＳＡによりビット線
ＢＬ，バーＢＬの電位差が充分に拡大された時点で両転
送ゲートＴrgにはほぼ高電位側電源Ｖccに等しい電位の
コラム選択信号ＣＬｓが供給されて両転送ゲートＴrgが
オンされ、ビット線ＢＬ，バーＢＬの電位がデータバス
ＤＢ，バーＤＢに伝達される。
ＢＬ，バーＢＬの電位差が充分に拡大された時点で両転
送ゲートＴrgにはほぼ高電位側電源Ｖccに等しい電位の
コラム選択信号ＣＬｓが供給されて両転送ゲートＴrgが
オンされ、ビット線ＢＬ，バーＢＬの電位がデータバス
ＤＢ，バーＤＢに伝達される。
【００１９】
【実施例】以下、この発明を具体化した一実施例を図２
〜図４に従って説明する。なお、前記実施例と同一構成
部分は同一符号を付して説明する。
〜図４に従って説明する。なお、前記実施例と同一構成
部分は同一符号を付して説明する。
【００２０】図２に示すＤＲＡＭは選択信号生成回路１
から前記転送ゲートＴrg1 ，Ｔrg2にコラム線選択信号
ＣＬｓを供給する点において前記従来例と相違する。そ
して、選択信号生成回路１には前記従来例と同様なコラ
ム線選択信号ＣＬが入力され、同選択信号生成回路１は
そのコラム線選択信号ＣＬに基づいてコラム線選択信号
ＣＬｓを生成する。
から前記転送ゲートＴrg1 ，Ｔrg2にコラム線選択信号
ＣＬｓを供給する点において前記従来例と相違する。そ
して、選択信号生成回路１には前記従来例と同様なコラ
ム線選択信号ＣＬが入力され、同選択信号生成回路１は
そのコラム線選択信号ＣＬに基づいてコラム線選択信号
ＣＬｓを生成する。
【００２１】前記選択信号生成回路１の構成を図３に従
って説明すると、前記コラム線選択信号ＣＬは直列に接
続された多数段のインバータ回路２ａ〜２ｆの初段に入
力されるとともに、ＮＡＮＤ回路３ａ，３ｄの一方の入
力端子に入力されている。前記ＮＡＮＤ回路３ａの他方
の入力端子にはＮＡＮＤ回路３ｂの出力信号が入力さ
れ、同ＮＡＮＤ回路３ｂの一方の入力端子には前記ＮＡ
ＮＤ回路３ａの出力信号が入力されている。また、前記
ＮＡＮＤ回路３ｂの他方の入力端子には前記初段のイン
バータ回路２ａから奇数段目のインバータ回路２ｅの出
力信号が入力されている。
って説明すると、前記コラム線選択信号ＣＬは直列に接
続された多数段のインバータ回路２ａ〜２ｆの初段に入
力されるとともに、ＮＡＮＤ回路３ａ，３ｄの一方の入
力端子に入力されている。前記ＮＡＮＤ回路３ａの他方
の入力端子にはＮＡＮＤ回路３ｂの出力信号が入力さ
れ、同ＮＡＮＤ回路３ｂの一方の入力端子には前記ＮＡ
ＮＤ回路３ａの出力信号が入力されている。また、前記
ＮＡＮＤ回路３ｂの他方の入力端子には前記初段のイン
バータ回路２ａから奇数段目のインバータ回路２ｅの出
力信号が入力されている。
【００２２】前記ＮＡＮＤ回路３ｄの他方の入力端子に
はＮＡＮＤ回路３ｃの出力信号が入力され、同ＮＡＮＤ
回路３ｃの一方の入力端子には前記ＮＡＮＤ回路３ｄの
出力信号が入力され、同ＮＡＮＤ回路３ｃの他方の入力
端子には前記インバータ回路２ｅの次段のインバータ回
路２ｆの出力信号が入力されている。
はＮＡＮＤ回路３ｃの出力信号が入力され、同ＮＡＮＤ
回路３ｃの一方の入力端子には前記ＮＡＮＤ回路３ｄの
出力信号が入力され、同ＮＡＮＤ回路３ｃの他方の入力
端子には前記インバータ回路２ｅの次段のインバータ回
路２ｆの出力信号が入力されている。
【００２３】前記ＮＡＮＤ回路３ａの出力信号はインバ
ータ回路２ｇに入力され、同インバータ回路２ｇの出力
信号はＮチャネルＭＯＳトランジスタＴr1，Ｔr2のゲー
トに入力されている。
ータ回路２ｇに入力され、同インバータ回路２ｇの出力
信号はＮチャネルＭＯＳトランジスタＴr1，Ｔr2のゲー
トに入力されている。
【００２４】前記トランジスタＴr1のドレインは高電位
側電源Ｖccに接続され、ソースは同一抵抗値の抵抗Ｒ
１，Ｒ２を介して前記トランジスタＴr2のドレインに接
続されている。
側電源Ｖccに接続され、ソースは同一抵抗値の抵抗Ｒ
１，Ｒ２を介して前記トランジスタＴr2のドレインに接
続されている。
【００２５】また、前記トランジスタＴr2のソースは低
電位側電源Ｖssに接続され、前記抵抗Ｒ１，Ｒ２間が出
力端子Ｔo に接続されている。従って、前記インバータ
回路２ｇの出力信号がＨレベルとなると、前記トランジ
スタＴr1，Ｔr2がオンされて前記電源Ｖccと電源Ｖssと
の中間レベル、すなわち１／２Ｖccのレベルの出力信号
が前記コラム選択信号ＣＬｓとして出力される。
電位側電源Ｖssに接続され、前記抵抗Ｒ１，Ｒ２間が出
力端子Ｔo に接続されている。従って、前記インバータ
回路２ｇの出力信号がＨレベルとなると、前記トランジ
スタＴr1，Ｔr2がオンされて前記電源Ｖccと電源Ｖssと
の中間レベル、すなわち１／２Ｖccのレベルの出力信号
が前記コラム選択信号ＣＬｓとして出力される。
【００２６】前記出力端子Ｔo と電源Ｖccとの間にはＰ
チャネルＭＯＳトランジスタＴr3，Ｔr4が直列に接続さ
れ、前記出力端子Ｔo と電源Ｖssとの間にはＮチャネル
ＭＯＳトランジスタＴr5，Ｔr6が直列に接続されてい
る。
チャネルＭＯＳトランジスタＴr3，Ｔr4が直列に接続さ
れ、前記出力端子Ｔo と電源Ｖssとの間にはＮチャネル
ＭＯＳトランジスタＴr5，Ｔr6が直列に接続されてい
る。
【００２７】前記トランジスタＴr3，Ｔr6のゲートには
前記ＮＡＮＤ回路３ｃの出力信号が入力され、前記トラ
ンジスタＴr4，Ｔr5のゲートには前記ＮＡＮＤ回路３ａ
の出力信号が入力されている。
前記ＮＡＮＤ回路３ｃの出力信号が入力され、前記トラ
ンジスタＴr4，Ｔr5のゲートには前記ＮＡＮＤ回路３ａ
の出力信号が入力されている。
【００２８】従って、ＮＡＮＤ回路３ａ，３ｃの出力信
号がＬレベルとなると、トランジスタＴr3，Ｔr4がオン
されるとともにトランジスタＴr5，Ｔr6がオフされて出
力端子Ｔo からＨレベル、すなわちほぼ電源Ｖccのレベ
ルのコラム選択信号ＣＬｓが出力され、ＮＡＮＤ回路３
ａ，３ｃの出力信号がＨレベルとなると、トランジスタ
Ｔr3，Ｔr4がオフされるとともにトランジスタＴr5，Ｔ
r6がオンされて出力端子Ｔo からＬレベル、すなわちほ
ぼ電源Ｖssのレベルのコラム選択信号ＣＬｓが出力され
る。
号がＬレベルとなると、トランジスタＴr3，Ｔr4がオン
されるとともにトランジスタＴr5，Ｔr6がオフされて出
力端子Ｔo からＨレベル、すなわちほぼ電源Ｖccのレベ
ルのコラム選択信号ＣＬｓが出力され、ＮＡＮＤ回路３
ａ，３ｃの出力信号がＨレベルとなると、トランジスタ
Ｔr3，Ｔr4がオフされるとともにトランジスタＴr5，Ｔ
r6がオンされて出力端子Ｔo からＬレベル、すなわちほ
ぼ電源Ｖssのレベルのコラム選択信号ＣＬｓが出力され
る。
【００２９】さて、上記のように構成されたＤＲＡＭの
セル情報の読出し動作を説明する。読出し動作に先立っ
て選択信号生成回路１にＬレベルのコラム選択信号ＣＬ
が入力されている状態ではＮＡＮＤ回路３ａ，３ｃの出
力信号はＨレベルとなり、トランジスタＴr1〜Ｔr4はオ
フされ、トランジスタＴr5，Ｔr6はオンされる。
セル情報の読出し動作を説明する。読出し動作に先立っ
て選択信号生成回路１にＬレベルのコラム選択信号ＣＬ
が入力されている状態ではＮＡＮＤ回路３ａ，３ｃの出
力信号はＨレベルとなり、トランジスタＴr1〜Ｔr4はオ
フされ、トランジスタＴr5，Ｔr6はオンされる。
【００３０】従って、選択信号生成回路１から出力され
るコラム線選択信号ＣＬｓはＬレベルとなり、転送ゲー
トＴrg1 ，Ｔrg2 はオフされている。次いで、前記ビッ
ト線ＢＬ，バーＢＬ及びデータバスＤＢ，バーＤＢの電
位が１／２Ｖccにリセットされるとともにセンスアンプ
ＳＡが活性化されている状態でワード線ＷＬがＨレベル
となると記憶セルＣに格納されているセル情報がビット
線ＢＬに読み出される。
るコラム線選択信号ＣＬｓはＬレベルとなり、転送ゲー
トＴrg1 ，Ｔrg2 はオフされている。次いで、前記ビッ
ト線ＢＬ，バーＢＬ及びデータバスＤＢ，バーＤＢの電
位が１／２Ｖccにリセットされるとともにセンスアンプ
ＳＡが活性化されている状態でワード線ＷＬがＨレベル
となると記憶セルＣに格納されているセル情報がビット
線ＢＬに読み出される。
【００３１】すると、ビット線ＢＬ，バーＢＬ間に僅か
な電位差が発生し、その電位差がセンスアンプＳＡで増
幅されるため、図４に示すようにビット線ＢＬ，バーＢ
Ｌの電位差が拡大される。
な電位差が発生し、その電位差がセンスアンプＳＡで増
幅されるため、図４に示すようにビット線ＢＬ，バーＢ
Ｌの電位差が拡大される。
【００３２】一方、前記ワード線ＷＬの電位の立ち上が
りとともに、前記選択信号生成回路１にＬレベルからＨ
レベルに立ち上がるコラム選択信号ＣＬが入力される。
すると、ＮＡＮＤ回路３ａ，３ｂ及びインバータ回路２
ａ〜２ｅの動作によりＮＡＮＤ回路３ａの出力信号はＬ
レベルとなってインバータ回路２ｇの出力信号はＨレベ
ルとなる。また、ＮＡＮＤ回路３ｃの出力信号はＨレベ
ルに維持される。
りとともに、前記選択信号生成回路１にＬレベルからＨ
レベルに立ち上がるコラム選択信号ＣＬが入力される。
すると、ＮＡＮＤ回路３ａ，３ｂ及びインバータ回路２
ａ〜２ｅの動作によりＮＡＮＤ回路３ａの出力信号はＬ
レベルとなってインバータ回路２ｇの出力信号はＨレベ
ルとなる。また、ＮＡＮＤ回路３ｃの出力信号はＨレベ
ルに維持される。
【００３３】従って、トランジスタＴr1，Ｔr2はオンさ
れ、トランジスタＴr3，Ｔr5はオフされるため、コラム
選択信号ＣＬｓは１／２Ｖccのレベルとなる。この状態
で前記センスアンプＳＡの動作によりビット線ＢＬ，バ
ーＢＬの電位差が拡大され、例えばビット線ＢＬの電位
が１／２Ｖccから低下するとともにビット線バーＢＬの
電位が１／２Ｖccから上昇するように両ビット線ＢＬ，
バーＢＬの電位差が拡大されると、転送ゲートＴrg1 ，
Ｔrg2 のゲート電位は１／２Ｖccであるため、転送ゲー
トＴrg1 はビット線ＢＬの電位が１／２Ｖccより同転送
ゲートＴrg1 のしきい値以上低下した時点でオンされ
る。
れ、トランジスタＴr3，Ｔr5はオフされるため、コラム
選択信号ＣＬｓは１／２Ｖccのレベルとなる。この状態
で前記センスアンプＳＡの動作によりビット線ＢＬ，バ
ーＢＬの電位差が拡大され、例えばビット線ＢＬの電位
が１／２Ｖccから低下するとともにビット線バーＢＬの
電位が１／２Ｖccから上昇するように両ビット線ＢＬ，
バーＢＬの電位差が拡大されると、転送ゲートＴrg1 ，
Ｔrg2 のゲート電位は１／２Ｖccであるため、転送ゲー
トＴrg1 はビット線ＢＬの電位が１／２Ｖccより同転送
ゲートＴrg1 のしきい値以上低下した時点でオンされ
る。
【００３４】また、転送ゲートＴrg2 はビット線バーＢ
Ｌの電位が上昇しても、そのゲート電位とデータバス・
バーＤＢの電位とがともに１／２Ｖccであるのでオフ状
態に維持される。
Ｌの電位が上昇しても、そのゲート電位とデータバス・
バーＤＢの電位とがともに１／２Ｖccであるのでオフ状
態に維持される。
【００３５】従って、データバスＤＢ，バーＤＢの電位
はデータバスＤＢの電位が徐々に低下するとともに、デ
ータバス・バーＤＢの電位は１／２Ｖccに維持された状
態となる。
はデータバスＤＢの電位が徐々に低下するとともに、デ
ータバス・バーＤＢの電位は１／２Ｖccに維持された状
態となる。
【００３６】次いで、前記コラム選択信号ＣＬｓの立ち
上がりからインバータ回路２ａ〜２ｅの動作時間に基づ
く遅延時間後にＮＡＮＤ回路３ａ，３ｃの出力信号はＬ
レベルとなる。
上がりからインバータ回路２ａ〜２ｅの動作時間に基づ
く遅延時間後にＮＡＮＤ回路３ａ，３ｃの出力信号はＬ
レベルとなる。
【００３７】すると、トランジスタＴr1，Ｔr2，Ｔr5，
Ｔr6はオフされるとともに、トランジスタＴr3，Ｔr4は
オンされるため、コラム選択信号ＣＬｓはほぼ電源Ｖcc
のレベルまで引き上げられる。
Ｔr6はオフされるとともに、トランジスタＴr3，Ｔr4は
オンされるため、コラム選択信号ＣＬｓはほぼ電源Ｖcc
のレベルまで引き上げられる。
【００３８】この結果、転送ゲートＴrg1 ，Ｔrg2 はと
もにオンされ、図４に示すようにセンスアンプＳＡの動
作によりデータバスＤＢ，バーＤＢの電位差が電源Ｖcc
と電源Ｖssとの電位差まで拡大される。
もにオンされ、図４に示すようにセンスアンプＳＡの動
作によりデータバスＤＢ，バーＤＢの電位差が電源Ｖcc
と電源Ｖssとの電位差まで拡大される。
【００３９】以上のようにこのＤＲＡＭでは、ビット線
ＢＬ，バーＢＬに読み出されたセル情報のセンスアンプ
ＳＡによる増幅に同期してまず転送ゲートＴrg1 ，Ｔrg
2 には１／２Ｖccのコラム選択信号ＣＬｓが供給され、
次いで電源Ｖccレベルのコラム選択信号ＣＬｓが供給さ
れる。
ＢＬ，バーＢＬに読み出されたセル情報のセンスアンプ
ＳＡによる増幅に同期してまず転送ゲートＴrg1 ，Ｔrg
2 には１／２Ｖccのコラム選択信号ＣＬｓが供給され、
次いで電源Ｖccレベルのコラム選択信号ＣＬｓが供給さ
れる。
【００４０】このため、まずセンスアンプＳＡにより電
位が引き下げられる側のビット線に接続された転送ゲー
トのみがオンされて一方のデータバスの電位が引き下げ
られ、次いで両転送ゲートがオンされてセンスアンプＳ
ＡからデータバスＤＢ，バーＤＢにセル情報が出力され
る。
位が引き下げられる側のビット線に接続された転送ゲー
トのみがオンされて一方のデータバスの電位が引き下げ
られ、次いで両転送ゲートがオンされてセンスアンプＳ
ＡからデータバスＤＢ，バーＤＢにセル情報が出力され
る。
【００４１】従って、センスアンプＳＡによりビット線
ＢＬ，バーＢＬの電位差が充分に拡大されていない状態
で両転送ゲートＴrg1 ，Ｔrg2 が同時にオンされること
はないので、データバスＤＢ，バーＤＢの寄生容量によ
るセンスアンプＳＡの誤動作を確実に防止することがで
きる。
ＢＬ，バーＢＬの電位差が充分に拡大されていない状態
で両転送ゲートＴrg1 ，Ｔrg2 が同時にオンされること
はないので、データバスＤＢ，バーＤＢの寄生容量によ
るセンスアンプＳＡの誤動作を確実に防止することがで
きる。
【００４２】また、コラム選択信号ＣＬｓの立ち上がり
を遅延させる構成ではないとともに、データバスＤＢ，
バーＤＢに生じた僅かな電位差を同データバスＤＢ，バ
ーＤＢに接続されるメインアンプで増幅して出力するの
で、動作速度を低下させることはない。
を遅延させる構成ではないとともに、データバスＤＢ，
バーＤＢに生じた僅かな電位差を同データバスＤＢ，バ
ーＤＢに接続されるメインアンプで増幅して出力するの
で、動作速度を低下させることはない。
【００４３】
【発明の効果】以上詳述したように、この発明は半導体
記憶装置の動作速度を低下させることなく誤データの読
出しを確実に防止することができる優れた効果を発揮す
る。
記憶装置の動作速度を低下させることなく誤データの読
出しを確実に防止することができる優れた効果を発揮す
る。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す回路図である。
【図３】一実施例の選択信号発生回路を示す回路図であ
る。
る。
【図４】一実施例の動作を示す波形図である。
【図５】従来例を示す回路図である。
【図６】従来例の動作を示す波形図である。
１ 選択信号生成回路 Ｃ 記憶セル ＢＬ，バーＢＬ ビット線 ＤＢ，バーＤＢ データバス Ｔrg 転送ゲート ＳＡ センスアンプ Ｖcc 高電位側電源 Ｖss 低電位側電源 ＣＬｓ コラム選択信号
Claims (2)
- 【請求項１】 記憶セル（Ｃ）からビット線（ＢＬ，バ
ーＢＬ）に読み出されるセル情報をセンスアンプ（Ｓ
Ａ）で増幅し、前記ビット線（ＢＬ，バーＢＬ）のセル
情報をＮチャネルＭＯＳトランジスタで構成した転送ゲ
ート（Ｔrg）を介してデータバス（ＤＢ，バーＤＢ）に
出力する半導体記憶装置であって、 前記センスアンプ（ＳＡ）によりビット線（ＢＬ，バー
ＢＬ）の電位差が高電位側電源（Ｖcc）と低電位側電源
（Ｖss）との電位差に拡大される過程は前記ビット線
（ＢＬ，バーＢＬ）及びデータバス（ＤＢ，バーＤＢ）
のリセット電位に等しいコラム選択信号（ＣＬｓ）で前
記転送ゲート（Ｔrg）を駆動し、前記電位差に拡大され
た後は前記電源（Ｖcc）に等しいコラム選択信号（ＣＬ
ｓ）で前記転送ゲート（Ｔrg）を駆動する選択信号生成
回路（１）を前記転送ゲート（Ｔrg）に接続したことを
特徴とする半導体記憶装置。 - 【請求項２】 前記選択信号生成回路（１）はセル情報
のビット線（ＢＬ，バーＢＬ）への読出し動作に同期し
てＬレベルからＨレベルに立ち上がる通常のコラム選択
信号（ＣＬ）に基づいて、前記転送ゲート（Ｔrg）を駆
動するコラム選択信号（ＣＬｓ）を生成することを特徴
とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4192518A JPH0636562A (ja) | 1992-07-20 | 1992-07-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4192518A JPH0636562A (ja) | 1992-07-20 | 1992-07-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0636562A true JPH0636562A (ja) | 1994-02-10 |
Family
ID=16292621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4192518A Withdrawn JPH0636562A (ja) | 1992-07-20 | 1992-07-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636562A (ja) |
-
1992
- 1992-07-20 JP JP4192518A patent/JPH0636562A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |