JPH0636571A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0636571A JPH0636571A JP4191251A JP19125192A JPH0636571A JP H0636571 A JPH0636571 A JP H0636571A JP 4191251 A JP4191251 A JP 4191251A JP 19125192 A JP19125192 A JP 19125192A JP H0636571 A JPH0636571 A JP H0636571A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000004913 activation Effects 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 12
- 230000003071 parasitic effect Effects 0.000 description 2
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- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 出力バッファ回路の高速動作のため出力レベ
ルに中間レベルをおく回路のチップサイズの増大を防止
し、出力端子における寄生容量を抑制する。 【構成】 アドレス信号１０１が変化すると、ワンショ
ットパルス信号１０４および１０５は、時間Ｔ1の間の
み“Ｈ”レベルとなる。入力信号１０６が“Ｈ”レベル
にある時の出力信号１０７は“Ｌ”レベルの状態にある
ために、主出力トランジスタを形成するＰＭＯＳトラン
ジスタ１３がオンし、出力信号１０７は“Ｌ”レベルか
ら“Ｈ”レベルに変化する。しかしながら、出力信号の
レベルが、ＮＯＲ回路２５のしきい値電圧を越えると、
節点Ａのレベルは“Ｌ”レベルから“Ｈ”レベルに変化
し、主出力トランジスタを形成するＰＭＯＳトランジス
タ１３をオフの状態として、出力信号１０７のレベルを
中間レベルに保持させる。時間Ｔ1の間においては、内
部回路によりメモリセルが選択される。
ルに中間レベルをおく回路のチップサイズの増大を防止
し、出力端子における寄生容量を抑制する。 【構成】 アドレス信号１０１が変化すると、ワンショ
ットパルス信号１０４および１０５は、時間Ｔ1の間の
み“Ｈ”レベルとなる。入力信号１０６が“Ｈ”レベル
にある時の出力信号１０７は“Ｌ”レベルの状態にある
ために、主出力トランジスタを形成するＰＭＯＳトラン
ジスタ１３がオンし、出力信号１０７は“Ｌ”レベルか
ら“Ｈ”レベルに変化する。しかしながら、出力信号の
レベルが、ＮＯＲ回路２５のしきい値電圧を越えると、
節点Ａのレベルは“Ｌ”レベルから“Ｈ”レベルに変化
し、主出力トランジスタを形成するＰＭＯＳトランジス
タ１３をオフの状態として、出力信号１０７のレベルを
中間レベルに保持させる。時間Ｔ1の間においては、内
部回路によりメモリセルが選択される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
出力バッファ回路を形成する半導体装置に関する。
出力バッファ回路を形成する半導体装置に関する。
【０００２】
【従来の技術】従来の、この種の半導体集積回路は、図
６に示されるように、ＮＯＲ回路５７および６７、ＮＡ
ＮＤ回路５８および６８、インバータ５９、６０、６５
および６６、ＰＭＯＳトランジスタ６１および６２、Ｎ
ＭＯＳトランジスタ６３および６４、およびワンショッ
トパルス発生回路６９を備えて構成される。
６に示されるように、ＮＯＲ回路５７および６７、ＮＡ
ＮＤ回路５８および６８、インバータ５９、６０、６５
および６６、ＰＭＯＳトランジスタ６１および６２、Ｎ
ＭＯＳトランジスタ６３および６４、およびワンショッ
トパルス発生回路６９を備えて構成される。
【０００３】図６において、ワンショットパルス発生回
路６９においては、アドレス信号（Ａ0 、Ａ1 、Ａ2 、
……、Ａn-1 、Ａn ）１１７の変化を感知してワンショ
ットパルス１１８および１１９が発生され、これらのワ
ンショットパルス１１８および１１９は、それぞれＮＯ
Ｒ回路５７およびＮＡＮＤ回路５８に入力される。ま
た、これらのＮＯＲ回路５７およびＮＡＮＤ回路５８に
対しては、入力信号１２０も入力されている。当該入力
信号１２０が“Ｈ”レベルで、アドレス信号１１７に含
まれるＡ0 、Ａ1 、Ａ2 、……、Ａn-1 、Ａn の内の何
れか一つが変化する直前における状態は、ワンショット
パルス１１８が“Ｌ”レベル、ワンショットパルス１１
９が“Ｈ”レベル、入力信号１２０が“Ｈ”レベル、節
点Ａ、節点Ｂおよび節点Ｃにおけるレベルは共に“Ｈ”
レベル、節点Ｄのレベルは“Ｌ”レベル、そして出力信
号１２１のレベルは“Ｌ”レベルの状態となっている。
路６９においては、アドレス信号（Ａ0 、Ａ1 、Ａ2 、
……、Ａn-1 、Ａn ）１１７の変化を感知してワンショ
ットパルス１１８および１１９が発生され、これらのワ
ンショットパルス１１８および１１９は、それぞれＮＯ
Ｒ回路５７およびＮＡＮＤ回路５８に入力される。ま
た、これらのＮＯＲ回路５７およびＮＡＮＤ回路５８に
対しては、入力信号１２０も入力されている。当該入力
信号１２０が“Ｈ”レベルで、アドレス信号１１７に含
まれるＡ0 、Ａ1 、Ａ2 、……、Ａn-1 、Ａn の内の何
れか一つが変化する直前における状態は、ワンショット
パルス１１８が“Ｌ”レベル、ワンショットパルス１１
９が“Ｈ”レベル、入力信号１２０が“Ｈ”レベル、節
点Ａ、節点Ｂおよび節点Ｃにおけるレベルは共に“Ｈ”
レベル、節点Ｄのレベルは“Ｌ”レベル、そして出力信
号１２１のレベルは“Ｌ”レベルの状態となっている。
【０００４】このレベル状態において、アドレス信号１
１７の内の何れか一つが変化すると、ワンショットパル
ス発生回路６９においてはその変化が感知され、ワンシ
ョットパルス１１８および１１９が発生されて出力され
る。図７は、本従来例におけるアドレス信号１１７、ワ
ンショットパルス１１８および１１９、入力信号１２
０、出力信号１２１および各節点のレベル関係を示す図
であるが、図７により明らかなように、時間Ｔ1 の間だ
けワンショットパルス１１８は“Ｈ”レベルになり、ワ
ンショットパルス１１９は“Ｌ”レベルになる。これに
より、節点Ｂのレベルは“Ｈ”レベルから“Ｌ”レベル
に変化し、ＮＭＯＳトランジスタ６３はオフの状態とな
る。この時には、主出力トランジスタは共にオフの状態
となる。一方において、ＮＯＲ回路６７およびＮＡＮＤ
回路６８は、その間において出力信号１２１の電位レベ
ルが決定され、節点Ｃのレベルは“Ｈ”レベルから
“Ｌ”レベルに変化し、ＰＭＯＳトランジスタ６２がオ
ンの状態となる。これにより、出力信号１２１としては
“Ｌ”レベルから“Ｈ”レベルに変化し、出力信号１２
１の電位がＮＯＲ回路６７のしきい値電位を越えると、
ＮＯＲ回路６２よりは、再度“Ｌ”レベルが出力され、
ＰＭＯＳトランジスタ６２をオフの状態とする。これに
より、出力信号１２１のレベルは、中間レベル（ＮＯＲ
回路６７のしきい値電圧）に保たれる。
１７の内の何れか一つが変化すると、ワンショットパル
ス発生回路６９においてはその変化が感知され、ワンシ
ョットパルス１１８および１１９が発生されて出力され
る。図７は、本従来例におけるアドレス信号１１７、ワ
ンショットパルス１１８および１１９、入力信号１２
０、出力信号１２１および各節点のレベル関係を示す図
であるが、図７により明らかなように、時間Ｔ1 の間だ
けワンショットパルス１１８は“Ｈ”レベルになり、ワ
ンショットパルス１１９は“Ｌ”レベルになる。これに
より、節点Ｂのレベルは“Ｈ”レベルから“Ｌ”レベル
に変化し、ＮＭＯＳトランジスタ６３はオフの状態とな
る。この時には、主出力トランジスタは共にオフの状態
となる。一方において、ＮＯＲ回路６７およびＮＡＮＤ
回路６８は、その間において出力信号１２１の電位レベ
ルが決定され、節点Ｃのレベルは“Ｈ”レベルから
“Ｌ”レベルに変化し、ＰＭＯＳトランジスタ６２がオ
ンの状態となる。これにより、出力信号１２１としては
“Ｌ”レベルから“Ｈ”レベルに変化し、出力信号１２
１の電位がＮＯＲ回路６７のしきい値電位を越えると、
ＮＯＲ回路６２よりは、再度“Ｌ”レベルが出力され、
ＰＭＯＳトランジスタ６２をオフの状態とする。これに
より、出力信号１２１のレベルは、中間レベル（ＮＯＲ
回路６７のしきい値電圧）に保たれる。
【０００５】一方、ＮＡＮＤ回路６８においては、しき
い値電圧がＮＯＲ回路６７よりも高い電位に設定されて
いるために、この場合に、ＮＭＯＳトランジスタ６４を
オンさせることができないが、出力信号１２１の電位レ
ベルが上がり過ぎたり、または“Ｈ”レベルの状態にあ
る時には、ＮＭＯＳトランジスタ６４をオンさせて、出
力信号１２１を中間レベルに保持する役割を果す。この
ように、時間Ｔ1 の間において、出力信号１２１は中間
レベルに固定される。また、他方、時間Ｔ1 の間に内部
回路においてはメモリセルが選択されて、入力信号１２
０が“Ｈ”から“Ｌ”に変化される。ワンショットパル
ス１１８が“Ｈ”レベルから“Ｌ”レベルに変化し、ワ
ンショットパルス１１９が“Ｌ”レベルから“Ｈ”レベ
ルに変化すると、ＰＭＯＳトランジスタ６１がオンの状
態となり、出力信号１２１のレベルは、中間レベルから
一気に“Ｈ”レベルに変わる。
い値電圧がＮＯＲ回路６７よりも高い電位に設定されて
いるために、この場合に、ＮＭＯＳトランジスタ６４を
オンさせることができないが、出力信号１２１の電位レ
ベルが上がり過ぎたり、または“Ｈ”レベルの状態にあ
る時には、ＮＭＯＳトランジスタ６４をオンさせて、出
力信号１２１を中間レベルに保持する役割を果す。この
ように、時間Ｔ1 の間において、出力信号１２１は中間
レベルに固定される。また、他方、時間Ｔ1 の間に内部
回路においてはメモリセルが選択されて、入力信号１２
０が“Ｈ”から“Ｌ”に変化される。ワンショットパル
ス１１８が“Ｈ”レベルから“Ｌ”レベルに変化し、ワ
ンショットパルス１１９が“Ｌ”レベルから“Ｈ”レベ
ルに変化すると、ＰＭＯＳトランジスタ６１がオンの状
態となり、出力信号１２１のレベルは、中間レベルから
一気に“Ｈ”レベルに変わる。
【０００６】以上説明したように、従来の出力バッファ
回路においては、動作時に出力信号１２１が“Ｌ”レベ
ルから“Ｈ”レベルに変化する場合に対比して、当該出
力信号１２１が中間レベルから“Ｈ”レベルに変化する
ために、高速動作に対応し得ることが一つの特徴となっ
ている。このことは、“Ｈ”レベルから“Ｌ”レベルに
変化する場合においても同様である。
回路においては、動作時に出力信号１２１が“Ｌ”レベ
ルから“Ｈ”レベルに変化する場合に対比して、当該出
力信号１２１が中間レベルから“Ｈ”レベルに変化する
ために、高速動作に対応し得ることが一つの特徴となっ
ている。このことは、“Ｈ”レベルから“Ｌ”レベルに
変化する場合においても同様である。
【０００７】
【発明が解決しようとする課題】上述した従来の出力バ
ッファ回路を形成する半導体装置においては、出力信号
１２１のレベルを中間レベルにするために、専用のＰＭ
ＯＳトランジスタ６２およびＮＭＯＳトランジスタ６４
を、サブ出力トランジスタとして出力端子に接続して設
けることが必要となり、これにより半導体装置のチップ
サイズが増大する傾向となるとともに、出力端子におけ
る寄生容量も増大して特性を劣化させるという欠点があ
る。
ッファ回路を形成する半導体装置においては、出力信号
１２１のレベルを中間レベルにするために、専用のＰＭ
ＯＳトランジスタ６２およびＮＭＯＳトランジスタ６４
を、サブ出力トランジスタとして出力端子に接続して設
けることが必要となり、これにより半導体装置のチップ
サイズが増大する傾向となるとともに、出力端子におけ
る寄生容量も増大して特性を劣化させるという欠点があ
る。
【０００８】
【課題を解決するための手段】第１の発明の半導体装置
は、アドレス信号を入力し、当該アドレス信号の変化を
受けて、第１および第２のワンショットパルスを発生し
て出力するワンショットパルス発生回路と、第１の活性
化信号と内部回路よりの入力信号とを入力とする第１の
ＮＯＲ回路と、第２の活性化信号と前記入力信号とを入
力とする第１のＮＡＮＤ回路と、前記第１のＮＯＲ回路
の出力と前記第１および第２のワンショットパルスとを
入力して、当該ワンショットパルスの発生時のみ所定の
出力端子の電位に応じて変化する正論理出力を出力し、
それ以外の場合には出力側がハイインピーダンスとなる
第１のクロックドインバータと、前記第１のＮＡＮＤ回
路の出力と前記第１および第２のワンショットパルスと
を入力して、当該ワンショットパルスの発生時のみ所定
の出力端子の電位に応じて変化する正論理出力を出力
し、それ以外の場合には出力側がハイインピーダンスと
なる第２のクロックドインバータと、ソースが電源に接
続され、ゲートが前記第１のクロックドインバータの出
力端に接続されて、ドレインが前記出力端子に接続され
るＰＭＯＳトランジスタと、ドレインが前記出力端子に
接続され、ゲートが前記第２のクロックドインバータの
出力端に接続されて、ソースが接地電位に接続されるＮ
ＭＯＳトランジスタと、一方の入力端に前記第２のワン
ショットパルスが入力される第２のＮＯＲ回路と、一方
の入力端に前記第１のワンショットパルスが入力され、
他方の入力端に前記第２のＮＯＲ回路のもう一方の入力
端が接続される第２のＮＡＮＤ回路と、出力端が前記Ｐ
ＭＯＳトランジスタのゲートに接続され、前記第２のＮ
ＯＲ回路の出力と前記第１および第２のワンショットパ
ルスとを入力して、当該ワンショットパルスの発生時の
み前記出力端子の電位に応じて変化する正論理出力を出
力し、それ以外の場合には出力側がハイインピーダンス
となる第３のクロックドインバータと、出力端が前記Ｎ
ＭＯＳトランジスタのゲートに接続され、前記第２のＮ
ＡＮＤ回路の出力と前記第１および第２のワンショット
パルスとを入力して、当該ワンショットパルスの発生時
のみ前記出力端子の電位に応じて変化する正論理出力を
出力し、それ以外の場合には出力側がハイインピーダン
スとなる第４のクロックドインバータとを備え、出力バ
ッファ回路として動作することを特徴としている。
は、アドレス信号を入力し、当該アドレス信号の変化を
受けて、第１および第２のワンショットパルスを発生し
て出力するワンショットパルス発生回路と、第１の活性
化信号と内部回路よりの入力信号とを入力とする第１の
ＮＯＲ回路と、第２の活性化信号と前記入力信号とを入
力とする第１のＮＡＮＤ回路と、前記第１のＮＯＲ回路
の出力と前記第１および第２のワンショットパルスとを
入力して、当該ワンショットパルスの発生時のみ所定の
出力端子の電位に応じて変化する正論理出力を出力し、
それ以外の場合には出力側がハイインピーダンスとなる
第１のクロックドインバータと、前記第１のＮＡＮＤ回
路の出力と前記第１および第２のワンショットパルスと
を入力して、当該ワンショットパルスの発生時のみ所定
の出力端子の電位に応じて変化する正論理出力を出力
し、それ以外の場合には出力側がハイインピーダンスと
なる第２のクロックドインバータと、ソースが電源に接
続され、ゲートが前記第１のクロックドインバータの出
力端に接続されて、ドレインが前記出力端子に接続され
るＰＭＯＳトランジスタと、ドレインが前記出力端子に
接続され、ゲートが前記第２のクロックドインバータの
出力端に接続されて、ソースが接地電位に接続されるＮ
ＭＯＳトランジスタと、一方の入力端に前記第２のワン
ショットパルスが入力される第２のＮＯＲ回路と、一方
の入力端に前記第１のワンショットパルスが入力され、
他方の入力端に前記第２のＮＯＲ回路のもう一方の入力
端が接続される第２のＮＡＮＤ回路と、出力端が前記Ｐ
ＭＯＳトランジスタのゲートに接続され、前記第２のＮ
ＯＲ回路の出力と前記第１および第２のワンショットパ
ルスとを入力して、当該ワンショットパルスの発生時の
み前記出力端子の電位に応じて変化する正論理出力を出
力し、それ以外の場合には出力側がハイインピーダンス
となる第３のクロックドインバータと、出力端が前記Ｎ
ＭＯＳトランジスタのゲートに接続され、前記第２のＮ
ＡＮＤ回路の出力と前記第１および第２のワンショット
パルスとを入力して、当該ワンショットパルスの発生時
のみ前記出力端子の電位に応じて変化する正論理出力を
出力し、それ以外の場合には出力側がハイインピーダン
スとなる第４のクロックドインバータとを備え、出力バ
ッファ回路として動作することを特徴としている。
【０００９】また、第２の発明の半導体装置は、アドレ
ス信号を入力し、当該アドレス信号の変化を受けて、第
１、第２、第３および第４のワンショットパルスを発生
して出力するワンショットパルス発生回路と、第１の活
性化信号と内部回路よりの入力信号とを入力とする第１
のＮＯＲ回路と、第２の活性化信号と前記入力信号とを
入力とする第１のＮＡＮＤ回路と、前記第１のＮＯＲ回
路の出力と前記第１および第２のワンショットパルスと
を入力して、当該ワンショットパルスの発生時のみ所定
の出力端子の電位に応じて変化する正論理出力を出力
し、それ以外の場合には出力側がハイインピーダンスと
なる第１のクロックドインバータと、前記第１のＮＡＮ
Ｄ回路の出力と前記第１および第２のワンショットパル
スとを入力して、当該ワンショットパルスの発生時のみ
所定の出力端子の電位に応じて変化する正論理出力を出
力し、それ以外の場合には出力側がハイインピーダンス
となる第２のクロックドインバータと、ソースが電源に
接続され、ゲートが前記第１のクロックドインバータの
出力端に接続されて、ドレインが前記出力端子に接続さ
れるＰＭＯＳトランジスタと、ドレインが前記出力端子
に接続され、ゲートが前記第２のクロックドインバータ
の出力端に接続されて、ソースが接地電位に接続される
ＮＭＯＳトランジスタと、一方の入力端に前記第４のワ
ンショットパルスが入力される第２のＮＯＲ回路と、一
方の入力端に前記第３のワンショットパルスが入力さ
れ、他方の入力端に前記第２のＮＯＲ回路のもう一方の
入力端が接続される第２のＮＡＮＤ回路と、出力端が前
記ＰＭＯＳトランジスタのゲートに接続され、前記第２
のＮＯＲ回路の出力と前記第３および第４のワンショッ
トパルスとを入力して、当該ワンショットパルスの発生
時のみ前記出力端子の電位に応じて変化する正論理出力
を出力し、それ以外の場合には出力側がハイインピーダ
ンスとなる第３のクロックドインバータと、出力端が前
記ＮＭＯＳトランジスタのゲートに接続され、前記第２
のＮＡＮＤ回路の出力と前記第３および第４のワンショ
ットパルスとを入力して、当該ワンショットパルスの発
生時のみ前記出力端子の電位に応じて変化する正論理出
力を出力し、それ以外の場合には出力側がハイインピー
ダンスとなる第４のクロックドインバータと、前記ＰＭ
ＯＳトランジスタのゲートと接地電位との間に接続され
る第１のコンデンサと、前記ＮＭＯＳトランジスタのゲ
ートと接地電位との間に接続される第２のコンデンサと
を備え、出力バッファ回路として動作することを特徴と
している。
ス信号を入力し、当該アドレス信号の変化を受けて、第
１、第２、第３および第４のワンショットパルスを発生
して出力するワンショットパルス発生回路と、第１の活
性化信号と内部回路よりの入力信号とを入力とする第１
のＮＯＲ回路と、第２の活性化信号と前記入力信号とを
入力とする第１のＮＡＮＤ回路と、前記第１のＮＯＲ回
路の出力と前記第１および第２のワンショットパルスと
を入力して、当該ワンショットパルスの発生時のみ所定
の出力端子の電位に応じて変化する正論理出力を出力
し、それ以外の場合には出力側がハイインピーダンスと
なる第１のクロックドインバータと、前記第１のＮＡＮ
Ｄ回路の出力と前記第１および第２のワンショットパル
スとを入力して、当該ワンショットパルスの発生時のみ
所定の出力端子の電位に応じて変化する正論理出力を出
力し、それ以外の場合には出力側がハイインピーダンス
となる第２のクロックドインバータと、ソースが電源に
接続され、ゲートが前記第１のクロックドインバータの
出力端に接続されて、ドレインが前記出力端子に接続さ
れるＰＭＯＳトランジスタと、ドレインが前記出力端子
に接続され、ゲートが前記第２のクロックドインバータ
の出力端に接続されて、ソースが接地電位に接続される
ＮＭＯＳトランジスタと、一方の入力端に前記第４のワ
ンショットパルスが入力される第２のＮＯＲ回路と、一
方の入力端に前記第３のワンショットパルスが入力さ
れ、他方の入力端に前記第２のＮＯＲ回路のもう一方の
入力端が接続される第２のＮＡＮＤ回路と、出力端が前
記ＰＭＯＳトランジスタのゲートに接続され、前記第２
のＮＯＲ回路の出力と前記第３および第４のワンショッ
トパルスとを入力して、当該ワンショットパルスの発生
時のみ前記出力端子の電位に応じて変化する正論理出力
を出力し、それ以外の場合には出力側がハイインピーダ
ンスとなる第３のクロックドインバータと、出力端が前
記ＮＭＯＳトランジスタのゲートに接続され、前記第２
のＮＡＮＤ回路の出力と前記第３および第４のワンショ
ットパルスとを入力して、当該ワンショットパルスの発
生時のみ前記出力端子の電位に応じて変化する正論理出
力を出力し、それ以外の場合には出力側がハイインピー
ダンスとなる第４のクロックドインバータと、前記ＰＭ
ＯＳトランジスタのゲートと接地電位との間に接続され
る第１のコンデンサと、前記ＮＭＯＳトランジスタのゲ
ートと接地電位との間に接続される第２のコンデンサと
を備え、出力バッファ回路として動作することを特徴と
している。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、ＮＯ
Ｒ回路１および２５と、ＮＡＮＤ回路２および２６と、
ＰＭＯＳトランジスタ４、５およびＮＭＯＳトランジス
タ６、７を含むクロックドインバータ３と、ＰＭＯＳト
ランジスタ９、１０およびＮＭＯＳトランジスタ１１、
１２を含むクロックドインバータ８と、ＰＭＯＳトラン
ジスタ１６、１７およびＮＭＯＳトランジスタ１８、１
９を含むクロックドインバータ１５と、ＰＭＯＳトラン
ジスタ２１、２２およびＮＭＯＳトランジスタ２３、２
４を含むクロックドインバータ２０と、ＰＭＯＳトラン
ジスタ１３と、ＮＭＯＳトランジスタ１４とを備えて構
成される。また、図２（ａ）、（ｂ）、（ｃ）、（ｄ）
および（ｅ）に示されるのは、本実施例における主要信
号のタイミング図であり、図３は、本実施例におけるア
ドレス信号１０１、活性化信号１０２および１０３、ワ
ンショットパルス１０４および１０５、入力信号１０
６、出力信号１０７および各節点（ＡおよびＢ）のレベ
ル関係を示す図である。
ク図である。図１に示されるように、本実施例は、ＮＯ
Ｒ回路１および２５と、ＮＡＮＤ回路２および２６と、
ＰＭＯＳトランジスタ４、５およびＮＭＯＳトランジス
タ６、７を含むクロックドインバータ３と、ＰＭＯＳト
ランジスタ９、１０およびＮＭＯＳトランジスタ１１、
１２を含むクロックドインバータ８と、ＰＭＯＳトラン
ジスタ１６、１７およびＮＭＯＳトランジスタ１８、１
９を含むクロックドインバータ１５と、ＰＭＯＳトラン
ジスタ２１、２２およびＮＭＯＳトランジスタ２３、２
４を含むクロックドインバータ２０と、ＰＭＯＳトラン
ジスタ１３と、ＮＭＯＳトランジスタ１４とを備えて構
成される。また、図２（ａ）、（ｂ）、（ｃ）、（ｄ）
および（ｅ）に示されるのは、本実施例における主要信
号のタイミング図であり、図３は、本実施例におけるア
ドレス信号１０１、活性化信号１０２および１０３、ワ
ンショットパルス１０４および１０５、入力信号１０
６、出力信号１０７および各節点（ＡおよびＢ）のレベ
ル関係を示す図である。
【００１２】図１において、アドレス信号１０１が変化
し、入力信号１０６が“Ｈ”レベルから“Ｌ”レベルに
変化する場合における本実施例の動作について説明す
る。
し、入力信号１０６が“Ｈ”レベルから“Ｌ”レベルに
変化する場合における本実施例の動作について説明す
る。
【００１３】アドレス信号１０１が変化すると、それを
受けてワンショットパルス信号１０４および１０５は、
それぞれ時間Ｔ1 の間のみ“Ｈ”レベルとなる。これに
よって、クロックドインバータ３および８の出力はハイ
インピーダンス状態となる。他方、ＮＯＲ回路２５およ
びＮＡＮＤ回路２６、クロックドインバータ１５および
２０は活性化されて、出力信号の電位レベルにより、主
出力トランジスタを形成するＰＭＯＳトランジスタ１３
またはＮＭＯＳトランジスタ１４をオン状態にする。入
力信号１０６が“Ｈ”レベルにある時の出力信号１０７
は“Ｌ”レベルの状態にあるために、この場合において
は、主出力トランジスタを形成するＰＭＯＳトランジス
タ１３がオンし、出力信号１０７は“Ｌ”レベルから
“Ｈ”レベルに変化する。しかしながら、出力信号のレ
ベルが、ＮＯＲ回路２５のしきい値電圧を越えると、節
点Ａのレベルは“Ｌ”レベルから“Ｈ”レベルに変化
し、主出力トランジスタを形成するＰＭＯＳトランジス
タ１３をオフの状態として、出力信号１０７のレベルを
中間レベルに保持させる。また、時間Ｔ1 の間において
は、内部回路によりメモリセルが選択されて、入力信号
１０６が“Ｈ”レベルから“Ｌ”レベルに変化し、これ
により出力信号１０７は中間レベルから一気に“Ｈ”レ
ベルに変化する。
受けてワンショットパルス信号１０４および１０５は、
それぞれ時間Ｔ1 の間のみ“Ｈ”レベルとなる。これに
よって、クロックドインバータ３および８の出力はハイ
インピーダンス状態となる。他方、ＮＯＲ回路２５およ
びＮＡＮＤ回路２６、クロックドインバータ１５および
２０は活性化されて、出力信号の電位レベルにより、主
出力トランジスタを形成するＰＭＯＳトランジスタ１３
またはＮＭＯＳトランジスタ１４をオン状態にする。入
力信号１０６が“Ｈ”レベルにある時の出力信号１０７
は“Ｌ”レベルの状態にあるために、この場合において
は、主出力トランジスタを形成するＰＭＯＳトランジス
タ１３がオンし、出力信号１０７は“Ｌ”レベルから
“Ｈ”レベルに変化する。しかしながら、出力信号のレ
ベルが、ＮＯＲ回路２５のしきい値電圧を越えると、節
点Ａのレベルは“Ｌ”レベルから“Ｈ”レベルに変化
し、主出力トランジスタを形成するＰＭＯＳトランジス
タ１３をオフの状態として、出力信号１０７のレベルを
中間レベルに保持させる。また、時間Ｔ1 の間において
は、内部回路によりメモリセルが選択されて、入力信号
１０６が“Ｈ”レベルから“Ｌ”レベルに変化し、これ
により出力信号１０７は中間レベルから一気に“Ｈ”レ
ベルに変化する。
【００１４】一方、アドレス信号１０１が変化して、入
力信号１０６が“Ｌ”レベルから“Ｈ”レベルに変化す
る場合においても、図３に示されるように、入力信号１
０６が“Ｈ”レベルから“Ｌ”レベルに変化する場合と
同様に動作が行われる。
力信号１０６が“Ｌ”レベルから“Ｈ”レベルに変化す
る場合においても、図３に示されるように、入力信号１
０６が“Ｈ”レベルから“Ｌ”レベルに変化する場合と
同様に動作が行われる。
【００１５】次に、本発明の第２の実施例について説明
する。図４は、本発明の第２の実施例を示すブロック図
である。図２に示されるように、本実施例は、ＮＯＲ回
路２８および５４と、ＮＡＮＤ回路２９および５５と、
ＰＭＯＳトランジスタ３１、３２およびＮＭＯＳトラン
ジスタ３３、３４を含むクロックドインバータ３０と、
ＰＭＯＳトランジスタ３６、３７およびＮＭＯＳトラン
ジスタ３８、３９を含むクロックドインバータ３５と、
ＰＭＯＳトランジスタ４５、４６およびＮＭＯＳトラン
ジスタ４７、４８を含むクロックドインバータ４４と、
ＰＭＯＳトランジスタ５０、５１およびＮＭＯＳトラン
ジスタ５２、５３を含むクロックドインバータ４９と、
ＰＭＯＳトランジスタ４２と、ＮＭＯＳトランジスタ４
３と、コンデンサ４０、４１とを備えて構成される。ま
た、図５（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）および（ｇ）に示されるのは、本実施例における
主要信号のタイミング図である。
する。図４は、本発明の第２の実施例を示すブロック図
である。図２に示されるように、本実施例は、ＮＯＲ回
路２８および５４と、ＮＡＮＤ回路２９および５５と、
ＰＭＯＳトランジスタ３１、３２およびＮＭＯＳトラン
ジスタ３３、３４を含むクロックドインバータ３０と、
ＰＭＯＳトランジスタ３６、３７およびＮＭＯＳトラン
ジスタ３８、３９を含むクロックドインバータ３５と、
ＰＭＯＳトランジスタ４５、４６およびＮＭＯＳトラン
ジスタ４７、４８を含むクロックドインバータ４４と、
ＰＭＯＳトランジスタ５０、５１およびＮＭＯＳトラン
ジスタ５２、５３を含むクロックドインバータ４９と、
ＰＭＯＳトランジスタ４２と、ＮＭＯＳトランジスタ４
３と、コンデンサ４０、４１とを備えて構成される。ま
た、図５（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）および（ｇ）に示されるのは、本実施例における
主要信号のタイミング図である。
【００１６】図４において、本実施例の第１の実施例と
の相違点は、この第２の実施例においては、ワンショッ
トパルス発生回路５６よりは、ワンショットパルス１１
１、１１２とワンショットパルス１１３および１１４の
２組のワンショットパルスが出力されて、それぞれクロ
ックドインバータ３０および３５と、クロックドインバ
ータ４４および４９に対して個別に供給されていること
と、主出力トランジスタを形成するＰＭＯＳトランジス
タ４２およびＮＭＯＳトランジスタ４３のゲートが、そ
れぞれコンデンサ４０および４１を介して接地電位に接
続されていることである。ワンショットパルス１１１お
よび１１２と、ワンショットパルス１１３および１１４
の発生タイミングは、図５（ｄ）、（ｅ）、（ｆ）およ
び（ｇ）に示されるように、ワンショットパルス１１１
がワンショットパルス１１２を時間的に包括し、またワ
ンショットパルス１１３もワンショットパルス１１４を
時間的に包括するように設定されている。このことは、
クロックドインバータ３０および３５におけるオフ状態
と、クロックドインバータ４４および４９のオン状態が
同一のタイミングにおいて生じて、主出力トランジスタ
を形成するＰＭＯＳトランジスタ４２およびＮＭＯＳト
ランジスタ４３を介して流れる貫通電流の発生を防止す
るためである。
の相違点は、この第２の実施例においては、ワンショッ
トパルス発生回路５６よりは、ワンショットパルス１１
１、１１２とワンショットパルス１１３および１１４の
２組のワンショットパルスが出力されて、それぞれクロ
ックドインバータ３０および３５と、クロックドインバ
ータ４４および４９に対して個別に供給されていること
と、主出力トランジスタを形成するＰＭＯＳトランジス
タ４２およびＮＭＯＳトランジスタ４３のゲートが、そ
れぞれコンデンサ４０および４１を介して接地電位に接
続されていることである。ワンショットパルス１１１お
よび１１２と、ワンショットパルス１１３および１１４
の発生タイミングは、図５（ｄ）、（ｅ）、（ｆ）およ
び（ｇ）に示されるように、ワンショットパルス１１１
がワンショットパルス１１２を時間的に包括し、またワ
ンショットパルス１１３もワンショットパルス１１４を
時間的に包括するように設定されている。このことは、
クロックドインバータ３０および３５におけるオフ状態
と、クロックドインバータ４４および４９のオン状態が
同一のタイミングにおいて生じて、主出力トランジスタ
を形成するＰＭＯＳトランジスタ４２およびＮＭＯＳト
ランジスタ４３を介して流れる貫通電流の発生を防止す
るためである。
【００１７】また、節点ＡおよびＢに接続されているコ
ンデンサ４０および４１は、ワンショットパルス１１１
および１１２と、ワンショットパルス１１３および１１
４のタイミングのずれにより生起する節点ＡおよびＢに
おけるフローティング状態を回避するために設けられる
コンデンサであり、このコンデンサにより、主出力トラ
ンジスタを形成するＰＭＯＳトランジスタ４２およびＮ
ＭＯＳトランジスタ４３のゲート電位が保証されてい
る。
ンデンサ４０および４１は、ワンショットパルス１１１
および１１２と、ワンショットパルス１１３および１１
４のタイミングのずれにより生起する節点ＡおよびＢに
おけるフローティング状態を回避するために設けられる
コンデンサであり、このコンデンサにより、主出力トラ
ンジスタを形成するＰＭＯＳトランジスタ４２およびＮ
ＭＯＳトランジスタ４３のゲート電位が保証されてい
る。
【００１８】なお、本実施例の出力バッファ回路として
の動作については、前述の第１の実施例の場合と全く同
じであり、重複を避けるためにその動作説明は省略す
る。
の動作については、前述の第１の実施例の場合と全く同
じであり、重複を避けるためにその動作説明は省略す
る。
【００１９】
【発明の効果】以上説明したように、本発明は、出力端
子に接続される主出力トランジスタをＰＭＯＳトランジ
スタおよびＮＭＯＳトランジスタにより形成し、当該主
トランジスタと、出力端子を中間レベルにするように作
用するサブ出力トランジスタとを共用とすることによ
り、出力バッファ回路を形成する半導体装置のチップ面
積の増大を防止するとともに、出力端子における寄生容
量を抑制することができるという効果がある。
子に接続される主出力トランジスタをＰＭＯＳトランジ
スタおよびＮＭＯＳトランジスタにより形成し、当該主
トランジスタと、出力端子を中間レベルにするように作
用するサブ出力トランジスタとを共用とすることによ
り、出力バッファ回路を形成する半導体装置のチップ面
積の増大を防止するとともに、出力端子における寄生容
量を抑制することができるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】第１の実施例における主要信号のタイミング図
である。
である。
【図３】第１の実施例における主要信号および各節点に
おけるレベル関係を示す図である。
おけるレベル関係を示す図である。
【図４】本発明の第２の実施例を示す回路図である。
【図５】第２の実施例における主要信号のタイミング図
である。
である。
【図６】従来例を示す回路図である。
【図７】従来例における主要信号および各節点における
レベル関係を示す図である。
レベル関係を示す図である。
１、２５、２８、５４、５７、６７ ＮＯＲ回路 ２、２６、２９、５５、５８、６８ ＮＡＮＤ回路 ３、８、１５、２０、３０、３５、４４、４９ クロ
ックドインバータ ４、５、９、１０、１３、１６、１７、２１、２２、３
１、３２、３６、３７、４２、４５、４６、５０、５
１、６１、６２ ＰＭＯＳトランジスタ ６、７、１１、１２、１４、１８、１９、２３、２４、
３３、３４、３８、３９、４３、４７、４８、５２、５
３、６３、６４ ＮＭＯＳトランジスタ ４０、４１ コンデンサ ５９、６０、６５、６６ インバータ
ックドインバータ ４、５、９、１０、１３、１６、１７、２１、２２、３
１、３２、３６、３７、４２、４５、４６、５０、５
１、６１、６２ ＰＭＯＳトランジスタ ６、７、１１、１２、１４、１８、１９、２３、２４、
３３、３４、３８、３９、４３、４７、４８、５２、５
３、６３、６４ ＮＭＯＳトランジスタ ４０、４１ コンデンサ ５９、６０、６５、６６ インバータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 19/017 8941−5Ｊ 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ
Claims (2)
- 【請求項１】 アドレス信号を入力し、当該アドレス信
号の変化を受けて、第１および第２のワンショットパル
スを発生して出力するワンショットパルス発生回路と、 第１の活性化信号と内部回路よりの入力信号とを入力と
する第１のＮＯＲ回路と、 第２の活性化信号と前記入力信号とを入力とする第１の
ＮＡＮＤ回路と、 前記第１のＮＯＲ回路の出力と前記第１および第２のワ
ンショットパルスとを入力して、当該ワンショットパル
スの発生時のみ所定の出力端子の電位に応じて変化する
正論理出力を出力し、それ以外の場合には出力側がハイ
インピーダンスとなる第１のクロックドインバータと、 前記第１のＮＡＮＤ回路の出力と前記第１および第２の
ワンショットパルスとを入力して、当該ワンショットパ
ルスの発生時のみ所定の出力端子の電位に応じて変化す
る正論理出力を出力し、それ以外の場合には出力側がハ
イインピーダンスとなる第２のクロックドインバータ
と、 ソースが電源に接続され、ゲートが前記第１のクロック
ドインバータの出力端に接続されて、ドレインが前記出
力端子に接続されるＰＭＯＳトランジスタと、 ドレインが前記出力端子に接続され、ゲートが前記第２
のクロックドインバータの出力端に接続されて、ソース
が接地電位に接続されるＮＭＯＳトランジスタと、 一方の入力端に前記第２のワンショットパルスが入力さ
れる第２のＮＯＲ回路と、 一方の入力端に前記第１のワンショットパルスが入力さ
れ、他方の入力端に前記第２のＮＯＲ回路のもう一方の
入力端が接続される第２のＮＡＮＤ回路と、 出力端が前記ＰＭＯＳトランジスタのゲートに接続さ
れ、前記第２のＮＯＲ回路の出力と前記第１および第２
のワンショットパルスとを入力して、当該ワンショット
パルスの発生時のみ前記出力端子の電位に応じて変化す
る正論理出力を出力し、それ以外の場合には出力側がハ
イインピーダンスとなる第３のクロックドインバータ
と、 出力端が前記ＮＭＯＳトランジスタのゲートに接続さ
れ、前記第２のＮＡＮＤ回路の出力と前記第１および第
２のワンショットパルスとを入力して、当該ワンショッ
トパルスの発生時のみ前記出力端子の電位に応じて変化
する正論理出力を出力し、それ以外の場合には出力側が
ハイインピーダンスとなる第４のクロックドインバータ
と、 を備え、出力バッファ回路として動作することを特徴と
する半導体装置。 - 【請求項２】 アドレス信号を入力し、当該アドレス信
号の変化を受けて、第１、第２、第３および第４のワン
ショットパルスを発生して出力するワンショットパルス
発生回路と、 第１の活性化信号と内部回路よりの入力信号とを入力と
する第１のＮＯＲ回路と、 第２の活性化信号と前記入力信号とを入力とする第１の
ＮＡＮＤ回路と、 前記第１のＮＯＲ回路の出力と前記第１および第２のワ
ンショットパルスとを入力して、当該ワンショットパル
スの発生時のみ所定の出力端子の電位に応じて変化する
正論理出力を出力し、それ以外の場合には出力側がハイ
インピーダンスとなる第１のクロックドインバータと、 前記第１のＮＡＮＤ回路の出力と前記第１および第２の
ワンショットパルスとを入力して、当該ワンショットパ
ルスの発生時のみ所定の出力端子の電位に応じて変化す
る正論理出力を出力し、それ以外の場合には出力側がハ
イインピーダンスとなる第２のクロックドインバータ
と、 ソースが電源に接続され、ゲートが前記第１のクロック
ドインバータの出力端に接続されて、ドレインが前記出
力端子に接続されるＰＭＯＳトランジスタと、 ドレインが前記出力端子に接続され、ゲートが前記第２
のクロックドインバータの出力端に接続されて、ソース
が接地電位に接続されるＮＭＯＳトランジスタと、 一方の入力端に前記第４のワンショットパルスが入力さ
れる第２のＮＯＲ回路と、 一方の入力端に前記第３のワンショットパルスが入力さ
れ、他方の入力端に前記第２のＮＯＲ回路のもう一方の
入力端が接続される第２のＮＡＮＤ回路と、 出力端が前記ＰＭＯＳトランジスタのゲートに接続さ
れ、前記第２のＮＯＲ回路の出力と前記第３および第４
のワンショットパルスとを入力して、当該ワンショット
パルスの発生時のみ前記出力端子の電位に応じて変化す
る正論理出力を出力し、それ以外の場合には出力側がハ
イインピーダンスとなる第３のクロックドインバータ
と、 出力端が前記ＮＭＯＳトランジスタのゲートに接続さ
れ、前記第２のＮＡＮＤ回路の出力と前記第３および第
４のワンショットパルスとを入力して、当該ワンショッ
トパルスの発生時のみ前記出力端子の電位に応じて変化
する正論理出力を出力し、それ以外の場合には出力側が
ハイインピーダンスとなる第４のクロックドインバータ
と、 前記ＰＭＯＳトランジスタのゲートと接地電位との間に
接続される第１のコンデンサと、 前記ＮＭＯＳトランジスタのゲートと接地電位との間に
接続される第２のコンデンサと、 を備え、出力バッファ回路として動作することを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4191251A JP2878032B2 (ja) | 1992-07-20 | 1992-07-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4191251A JP2878032B2 (ja) | 1992-07-20 | 1992-07-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0636571A true JPH0636571A (ja) | 1994-02-10 |
| JP2878032B2 JP2878032B2 (ja) | 1999-04-05 |
Family
ID=16271426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4191251A Expired - Lifetime JP2878032B2 (ja) | 1992-07-20 | 1992-07-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2878032B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6035134A (en) * | 1997-02-07 | 2000-03-07 | Canon Kabushiki Kaisha | Lens barrel having image stabilizing function |
-
1992
- 1992-07-20 JP JP4191251A patent/JP2878032B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6035134A (en) * | 1997-02-07 | 2000-03-07 | Canon Kabushiki Kaisha | Lens barrel having image stabilizing function |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2878032B2 (ja) | 1999-04-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981215 |