JPH0636585A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH0636585A JPH0636585A JP4189282A JP18928292A JPH0636585A JP H0636585 A JPH0636585 A JP H0636585A JP 4189282 A JP4189282 A JP 4189282A JP 18928292 A JP18928292 A JP 18928292A JP H0636585 A JPH0636585 A JP H0636585A
- Authority
- JP
- Japan
- Prior art keywords
- cell transistor
- cell
- transistor
- bit line
- real
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 読み出し不良の原因が過剰消去によるものか
どうかを容易に判定する不揮発性半導体記憶装置を提供
する。 【構成】 複数のビット及びワード線を備え、ビット線
及びワード線の交点に対応して所定のデータを記憶保持
する複数のリアルセルトランジスタ１を有する装置であ
って、トランジスタ１と同一のビット線に接続し、予め
設定された所定の固定データを保持する試験用セルトラ
ンジスタ２と、２または１のトランジスタ中の任意のセ
ルトランジスタを選択するセル選択手段３と、セル選択
手段によって任意のセルトランジスタを選択したときの
セルトランジスタの接続されるビット線に流れる電流を
検出する電流検出手段４とを備え、トランジスタ１に保
持されるデータを消去する場合、セル選択手段によりト
ランジスタ２を選択し、電流検出手段に基づいてトラン
ジスタ１が過剰消去状態にあるかどうかを判定するよう
に構成する。
どうかを容易に判定する不揮発性半導体記憶装置を提供
する。 【構成】 複数のビット及びワード線を備え、ビット線
及びワード線の交点に対応して所定のデータを記憶保持
する複数のリアルセルトランジスタ１を有する装置であ
って、トランジスタ１と同一のビット線に接続し、予め
設定された所定の固定データを保持する試験用セルトラ
ンジスタ２と、２または１のトランジスタ中の任意のセ
ルトランジスタを選択するセル選択手段３と、セル選択
手段によって任意のセルトランジスタを選択したときの
セルトランジスタの接続されるビット線に流れる電流を
検出する電流検出手段４とを備え、トランジスタ１に保
持されるデータを消去する場合、セル選択手段によりト
ランジスタ２を選択し、電流検出手段に基づいてトラン
ジスタ１が過剰消去状態にあるかどうかを判定するよう
に構成する。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に係り、詳しくは、例えば、ＥＥＰＲＯＭ（Electric
ally Erasable Programmable Read Only Memory ）等の
分野に用いて好適な、データの再書き込みが可能な不揮
発性半導体記憶装置に関する。近年、コンピュータやワ
ードプロセッサ等の情報処理装置の普及に伴い、情報処
理装置内部で使用される、例えば、ＥＥＰＲＯＭ、Ｆｌ
ａｓｈＥＥＰＲＯＭ（以下、単にフラッシュメモリとい
う）等の不揮発性の半導体メモリに代表される不揮発性
半導体記憶装置が数多く開発されている。
置に係り、詳しくは、例えば、ＥＥＰＲＯＭ（Electric
ally Erasable Programmable Read Only Memory ）等の
分野に用いて好適な、データの再書き込みが可能な不揮
発性半導体記憶装置に関する。近年、コンピュータやワ
ードプロセッサ等の情報処理装置の普及に伴い、情報処
理装置内部で使用される、例えば、ＥＥＰＲＯＭ、Ｆｌ
ａｓｈＥＥＰＲＯＭ（以下、単にフラッシュメモリとい
う）等の不揮発性の半導体メモリに代表される不揮発性
半導体記憶装置が数多く開発されている。
【０００２】これは、一般ユーザがプログラミング可能
で、予め書き込まれた所定のデータを電気的に消去する
ことで、再書き込みが可能となる不揮発性メモリであ
る。しかし、このようなメモリの消去には適正な電圧値
が存在し、過度の消去は、デバイスの劣化を招く。そこ
で、適正な消去をすることが必要となる。
で、予め書き込まれた所定のデータを電気的に消去する
ことで、再書き込みが可能となる不揮発性メモリであ
る。しかし、このようなメモリの消去には適正な電圧値
が存在し、過度の消去は、デバイスの劣化を招く。そこ
で、適正な消去をすることが必要となる。
【０００３】
【従来の技術】従来、予め書き込まれた所定のデータを
消去することで再書き込みが可能となる不揮発性メモリ
である半導体記憶装置としては、例えば、ＥＰＲＯＭや
ＥＥＰＲＯＭ等が知られている。ところが、ＥＰＲＯＭ
はセルサイズが小さいという長所があるものの、データ
の消去に紫外線を用いるためにデータ消去が面倒である
という短所があり、また、ＥＥＰＲＯＭはデータを電気
的に消去できるためにデータ消去は容易であるという長
所があるものの、ＥＰＲＯＭと比較してセルサイズが大
きいために大容量化しにくいという短所がある。
消去することで再書き込みが可能となる不揮発性メモリ
である半導体記憶装置としては、例えば、ＥＰＲＯＭや
ＥＥＰＲＯＭ等が知られている。ところが、ＥＰＲＯＭ
はセルサイズが小さいという長所があるものの、データ
の消去に紫外線を用いるためにデータ消去が面倒である
という短所があり、また、ＥＥＰＲＯＭはデータを電気
的に消去できるためにデータ消去は容易であるという長
所があるものの、ＥＰＲＯＭと比較してセルサイズが大
きいために大容量化しにくいという短所がある。
【０００４】そこで、これらの各メモリの長所を併せ持
つ、例えば、ＮＯＲ型やＮＡＮＤ型のフラッシュメモリ
と呼ばれる半導体記憶装置が開発されている。図４はフ
ラッシュメモリの代表的なセルの断面図である。図中、
ＣＧはコントロールゲート、ＦＧはフローティングゲー
ト、ＤはＮ+ 型のドレイン、ＳはＮ+ 型のソース、ＰＳ
はＰ型の基板である。
つ、例えば、ＮＯＲ型やＮＡＮＤ型のフラッシュメモリ
と呼ばれる半導体記憶装置が開発されている。図４はフ
ラッシュメモリの代表的なセルの断面図である。図中、
ＣＧはコントロールゲート、ＦＧはフローティングゲー
ト、ＤはＮ+ 型のドレイン、ＳはＮ+ 型のソース、ＰＳ
はＰ型の基板である。
【０００５】図５は図４に示すフラッシュメモリのセル
マトリクス構成を示す回路図である。図中、Ｃは各メモ
リセル、ＷＬx はワード線、ＢＬx はビット線、ＳＬx
はセレクト線を示す。（但し、x は図中におけ
るi ，j ，a ，m ，n を示す）次に作用を説明する。
マトリクス構成を示す回路図である。図中、Ｃは各メモ
リセル、ＷＬx はワード線、ＢＬx はビット線、ＳＬx
はセレクト線を示す。（但し、x は図中におけ
るi ，j ，a ，m ，n を示す）次に作用を説明する。
【０００６】まず、メモリセルＣに書き込みを行う場合
は、コントロールゲートＣＧ、及びドレインＤに高電位
電圧ＶPPが印加され、ドレインＤ近傍でのアバランシェ
注入によりフローティングゲートＦＧに電子が注入され
てメモリセルＣがカットオフされる。消去する場合は、
ドレインＤがフロートされた状態でソースＳに高電位電
圧Ｖ PPが印加され、フローティングゲートＦＧから電子
が抜き去られることで、書き込まれたデータの消去がな
される。
は、コントロールゲートＣＧ、及びドレインＤに高電位
電圧ＶPPが印加され、ドレインＤ近傍でのアバランシェ
注入によりフローティングゲートＦＧに電子が注入され
てメモリセルＣがカットオフされる。消去する場合は、
ドレインＤがフロートされた状態でソースＳに高電位電
圧Ｖ PPが印加され、フローティングゲートＦＧから電子
が抜き去られることで、書き込まれたデータの消去がな
される。
【０００７】なお、前述した動作状態におけるコントロ
ールゲートＣＧ、ドレインＤ、ソースＳ、基板ＰＳの各
電位レベルは表１に示すような値に設定される。
ールゲートＣＧ、ドレインＤ、ソースＳ、基板ＰＳの各
電位レベルは表１に示すような値に設定される。
【０００８】
【表１】
【０００９】ところで、このような従来の半導体記憶装
置にあっては、コントロールゲートＣＧ、及びドレイン
Ｄに高電位電圧ＶPPを印加することによって、ドレイン
Ｄ近傍でのアバランシェ注入によりフローティングゲー
トＦＧに電子を注入してデータの書き込みを行い、フロ
ーティングゲートＦＧから電子を抜き去ることによって
書き込まれたデータの消去を行うという構成となってい
たため、例えば、ＮＯＲ型フラッシュメモリでＦ−Ｎチ
ャネリング消去を行う場合、セルトランジスタに対する
過度の消去を行うと、このセルトランジスタがディプレ
ッショントランジスタと同様の性質を持ち、当該セルが
選択されていない状態であってもビット線に常に電流が
流れ、このセルの存在するビット線上のどのセルを選択
してもデータが固定出力されてしまう、つまり、非選択
のメモリセルがリーク電流を流すことにより導通が起こ
り、書き込まれたはずのセルの読み出しが不能となると
いう問題点があった。
置にあっては、コントロールゲートＣＧ、及びドレイン
Ｄに高電位電圧ＶPPを印加することによって、ドレイン
Ｄ近傍でのアバランシェ注入によりフローティングゲー
トＦＧに電子を注入してデータの書き込みを行い、フロ
ーティングゲートＦＧから電子を抜き去ることによって
書き込まれたデータの消去を行うという構成となってい
たため、例えば、ＮＯＲ型フラッシュメモリでＦ−Ｎチ
ャネリング消去を行う場合、セルトランジスタに対する
過度の消去を行うと、このセルトランジスタがディプレ
ッショントランジスタと同様の性質を持ち、当該セルが
選択されていない状態であってもビット線に常に電流が
流れ、このセルの存在するビット線上のどのセルを選択
してもデータが固定出力されてしまう、つまり、非選択
のメモリセルがリーク電流を流すことにより導通が起こ
り、書き込まれたはずのセルの読み出しが不能となると
いう問題点があった。
【００１０】そこで、過剰消去を避けるため、図６に示
すように、通常の読み書き時と異なるベリファイ時専用
の閾値をセンスアンプに持たせることにより、図７に示
すような手順で消去作業を行っていた。図７は消去アル
ゴリズムのフローチャートである。まず、すべてのセル
トランジスタが“０”であるかどうかがチェックされ
（ステップ１）、“０”ではないセルトランジスタが存
在する場合、すべてのセルトランジスタに“０”の書き
込みが行われる（ステップ２）。
すように、通常の読み書き時と異なるベリファイ時専用
の閾値をセンスアンプに持たせることにより、図７に示
すような手順で消去作業を行っていた。図７は消去アル
ゴリズムのフローチャートである。まず、すべてのセル
トランジスタが“０”であるかどうかがチェックされ
（ステップ１）、“０”ではないセルトランジスタが存
在する場合、すべてのセルトランジスタに“０”の書き
込みが行われる（ステップ２）。
【００１１】以下、最大消去回数Ｎを越えない範囲で、
少しずつ追加消去、及びベリファイが行われ、図６に示
すように、ベリファイ時専用の閾値を下回った時点で消
去処理が完了する。
少しずつ追加消去、及びベリファイが行われ、図６に示
すように、ベリファイ時専用の閾値を下回った時点で消
去処理が完了する。
【００１２】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体記憶装置にあっては、少しずつ追加消
去を行い、ベリファイ時専用の閾値を下回った時点で消
去処理を終了するという構成となっていたため、多数回
の追加消去が必要となり、消去に時間がかかるという問
題点があった。
うな従来の半導体記憶装置にあっては、少しずつ追加消
去を行い、ベリファイ時専用の閾値を下回った時点で消
去処理を終了するという構成となっていたため、多数回
の追加消去が必要となり、消去に時間がかかるという問
題点があった。
【００１３】そこで、この消去時間を短縮するために、
消去電圧を高くとって消去ステップを荒くすることが考
えられるが、すると、ベリファイ時の閾値及びローレベ
ル間のレベル幅により過剰消去の虞が生じてくる。ま
た、ユーザの消去作業のミスにより過剰消去状態にして
しまうことも考えられる。
消去電圧を高くとって消去ステップを荒くすることが考
えられるが、すると、ベリファイ時の閾値及びローレベ
ル間のレベル幅により過剰消去の虞が生じてくる。ま
た、ユーザの消去作業のミスにより過剰消去状態にして
しまうことも考えられる。
【００１４】このように、過剰消去状態となったデバイ
ス（図８参照）は、前述したように読み出し不良となる
が、読み出し不良の原因が過剰消去にあるのかどうかの
調査は、パッケージをエッチングしてチップを露出さ
せ、かつ、紫外線を遮断するようなチップ上カバー膜を
剥離させた上で紫外線を照射して読み出しが可能かどう
かで判断していた。
ス（図８参照）は、前述したように読み出し不良となる
が、読み出し不良の原因が過剰消去にあるのかどうかの
調査は、パッケージをエッチングしてチップを露出さ
せ、かつ、紫外線を遮断するようなチップ上カバー膜を
剥離させた上で紫外線を照射して読み出しが可能かどう
かで判断していた。
【００１５】すなわち、過剰消去により読み出し不良と
なった場合、図９に示すように、外部から紫外線を照射
してやると、紫外線のエネルギーにより基板やコントロ
ールゲートの電子が放出されてフローティングゲートに
注入されるとともに、フローティングゲート中のホール
と再結合される。このプロセスはセル内に電界がなくな
るまで続き、最終的にはセルが正常な状態となり（図１
０参照）、この後、書き込み／読み出しを行うと、セル
に書き込まれたデータが正常に読み出される。
なった場合、図９に示すように、外部から紫外線を照射
してやると、紫外線のエネルギーにより基板やコントロ
ールゲートの電子が放出されてフローティングゲートに
注入されるとともに、フローティングゲート中のホール
と再結合される。このプロセスはセル内に電界がなくな
るまで続き、最終的にはセルが正常な状態となり（図１
０参照）、この後、書き込み／読み出しを行うと、セル
に書き込まれたデータが正常に読み出される。
【００１６】したがって、過剰消去により読み出しがで
きなくなった場合は、上記の処理により再利用が可能と
なるため、読み出しのできなくなったデバイスが過剰消
去によるものか、プロセス上の問題その他の要因による
ものかを判定できるが、調査のためにパッケージ等を物
理的に変形させる等の処理が必要となり、調査に時間が
かかり、現状では容易に判定することができなかった。
きなくなった場合は、上記の処理により再利用が可能と
なるため、読み出しのできなくなったデバイスが過剰消
去によるものか、プロセス上の問題その他の要因による
ものかを判定できるが、調査のためにパッケージ等を物
理的に変形させる等の処理が必要となり、調査に時間が
かかり、現状では容易に判定することができなかった。
【００１７】［目的］そこで本発明は、読み出し不良の
原因が過剰消去によるものかどうかを容易に判定する不
揮発性半導体記憶装置を提供することを目的としてい
る。
原因が過剰消去によるものかどうかを容易に判定する不
揮発性半導体記憶装置を提供することを目的としてい
る。
【００１８】
【課題を解決するための手段】本発明による不揮発性半
導体記憶装置は上記目的達成のため、その原理図を図１
に示すように、複数のビット線Ｂｌ及び複数のワード線
Ｗｌを備え、該ビット線Ｂｌ及びワード線Ｗｌの交点に
対応して所定のデータを記憶保持する複数のリアルセル
トランジスタ１を有する不揮発性半導体記憶装置であっ
て、前記リアルセルトランジスタ１と同一のビット線Ｂ
ｌに接続し、予め設定された所定の固定データを保持す
る試験用セルトランジスタ２と、該試験用セルトランジ
スタ２、または該リアルセルトランジスタ１中の任意の
セルトランジスタを選択するセル選択手段３と、該セル
選択手段３によって任意のセルトランジスタを選択した
ときの該セルトランジスタの接続されるビット線Ｂｌに
流れる電流を検出する電流検出手段４とを備え、前記リ
アルセルトランジスタ１に保持されるデータを消去する
場合、前記セル選択手段３により前記試験用セルトラン
ジスタ２を選択し、前記電流検出手段４によって選択さ
れた試験用セルトランジスタが接続するビット線Ｂｌに
電流が流れているかどうかを検出することにより該リア
ルセルトランジスタ１が過剰消去状態にあるかどうかを
判定するように構成している。
導体記憶装置は上記目的達成のため、その原理図を図１
に示すように、複数のビット線Ｂｌ及び複数のワード線
Ｗｌを備え、該ビット線Ｂｌ及びワード線Ｗｌの交点に
対応して所定のデータを記憶保持する複数のリアルセル
トランジスタ１を有する不揮発性半導体記憶装置であっ
て、前記リアルセルトランジスタ１と同一のビット線Ｂ
ｌに接続し、予め設定された所定の固定データを保持す
る試験用セルトランジスタ２と、該試験用セルトランジ
スタ２、または該リアルセルトランジスタ１中の任意の
セルトランジスタを選択するセル選択手段３と、該セル
選択手段３によって任意のセルトランジスタを選択した
ときの該セルトランジスタの接続されるビット線Ｂｌに
流れる電流を検出する電流検出手段４とを備え、前記リ
アルセルトランジスタ１に保持されるデータを消去する
場合、前記セル選択手段３により前記試験用セルトラン
ジスタ２を選択し、前記電流検出手段４によって選択さ
れた試験用セルトランジスタが接続するビット線Ｂｌに
電流が流れているかどうかを検出することにより該リア
ルセルトランジスタ１が過剰消去状態にあるかどうかを
判定するように構成している。
【００１９】
【作用】本発明では、リアルセルトランジスタに保持さ
れるデータが消去される場合、セル選択手段によって試
験用セルトランジスタが選択され、電流検出手段により
選択された試験用セルトランジスタが接続されるビット
線に電流が流れているかどうかが検出され、リアルセル
トランジスタが過剰消去状態にあるかどうかが判定され
る。
れるデータが消去される場合、セル選択手段によって試
験用セルトランジスタが選択され、電流検出手段により
選択された試験用セルトランジスタが接続されるビット
線に電流が流れているかどうかが検出され、リアルセル
トランジスタが過剰消去状態にあるかどうかが判定され
る。
【００２０】すなわち、電流が流れていれば、読み出し
不良の原因が過剰消去によるものと判定され、読み出し
不良の原因が過剰消去によるものかどうかが容易に判定
される。
不良の原因が過剰消去によるものと判定され、読み出し
不良の原因が過剰消去によるものかどうかが容易に判定
される。
【００２１】
【実施例】以下、本発明を図面に基づいて説明する。図
２，図３は本発明に係る不揮発性半導体記憶装置の一実
施例を示す図であり、図２は本実施例の要部構成を示す
図である。まず、構成を説明する。
２，図３は本発明に係る不揮発性半導体記憶装置の一実
施例を示す図であり、図２は本実施例の要部構成を示す
図である。まず、構成を説明する。
【００２２】なお、図２において、図１に示す原理図に
付された番号と同一番号は同一部分を示す。図２中、１
はリアルセルトランジスタ、２は試験用セルトランジス
タ、３はセル選択手段であるセル選択デコーダ、４は電
流検出回路であるセンスアンプであり、Ｂｌはビット
線、Ｗｌはワード線である。
付された番号と同一番号は同一部分を示す。図２中、１
はリアルセルトランジスタ、２は試験用セルトランジス
タ、３はセル選択手段であるセル選択デコーダ、４は電
流検出回路であるセンスアンプであり、Ｂｌはビット
線、Ｗｌはワード線である。
【００２３】試験用セルトランジスタ２は、予めデータ
“０”で固定されており、試験用の特殊バイアス時にの
み選択される。セル選択デコーダ３は、図３に示すよう
に、アドレスバッファ５、ＶHH検出回路６、インバータ
ＩＮＶ１〜ＩＮＶ４、ナンドゲートＮＡＮＤから構成さ
れ、アドレスバッファ５から得られるアドレス信号に基
づいて、試験用セルトランジスタ２の選択デコード出力
ＴＤ、あるいは、リアルセルトランジスタ１の選択デコ
ード出力ＲＤを出力することで、任意のセルを選択する
ものである。
“０”で固定されており、試験用の特殊バイアス時にの
み選択される。セル選択デコーダ３は、図３に示すよう
に、アドレスバッファ５、ＶHH検出回路６、インバータ
ＩＮＶ１〜ＩＮＶ４、ナンドゲートＮＡＮＤから構成さ
れ、アドレスバッファ５から得られるアドレス信号に基
づいて、試験用セルトランジスタ２の選択デコード出力
ＴＤ、あるいは、リアルセルトランジスタ１の選択デコ
ード出力ＲＤを出力することで、任意のセルを選択する
ものである。
【００２４】センスアンプ４は、差動型のセンスアンプ
である。次に作用を説明する。まず、図７に示す従来例
と同様に、所定のリアルセルトランジスタ１に対して消
去処理が施された後、セル選択デコーダ３から試験用セ
ルトランジスタ２の選択デコード出力ＴＤが出力され、
試験モードに入る。
である。次に作用を説明する。まず、図７に示す従来例
と同様に、所定のリアルセルトランジスタ１に対して消
去処理が施された後、セル選択デコーダ３から試験用セ
ルトランジスタ２の選択デコード出力ＴＤが出力され、
試験モードに入る。
【００２５】試験用セルトランジスタ２が選択されてい
る状態においては、リアルセルトランジスタ１は非選択
状態であるため、本来、ビット線Ｂｌには電流は流れな
いはずである。しかし、リアルセルトランジスタ１が過
剰消去状態にある場合は、試験用セルトランジスタ２が
選択された状態にあってもビット線Ｂｌにリーク電流が
流れることになる。
る状態においては、リアルセルトランジスタ１は非選択
状態であるため、本来、ビット線Ｂｌには電流は流れな
いはずである。しかし、リアルセルトランジスタ１が過
剰消去状態にある場合は、試験用セルトランジスタ２が
選択された状態にあってもビット線Ｂｌにリーク電流が
流れることになる。
【００２６】したがって、セル選択デコード３によって
試験用セルトランジスタ２が選択されるとき、センスア
ンプ４によってビット線Ｂｌに電流が流れるか否かが検
出されることにより、ビット線Ｂｌに電流が流れている
場合、リアルセルトランジスタ１は過剰消去状態にある
ということが判定できる。このように本実施例では、リ
アルセルトランジスタ１に保持されるデータを消去する
場合、セル選択デコーダ３によって試験用セルトランジ
スタ２を選択し、このときセンスアンプ４によって、選
択した試験用セルトランジスタ２の接続されるビット線
Ｂｌに電流が流れているかどうかを検出することによ
り、リアルセルトランジスタ１が過剰消去状態にあるか
どうかを判定できる。
試験用セルトランジスタ２が選択されるとき、センスア
ンプ４によってビット線Ｂｌに電流が流れるか否かが検
出されることにより、ビット線Ｂｌに電流が流れている
場合、リアルセルトランジスタ１は過剰消去状態にある
ということが判定できる。このように本実施例では、リ
アルセルトランジスタ１に保持されるデータを消去する
場合、セル選択デコーダ３によって試験用セルトランジ
スタ２を選択し、このときセンスアンプ４によって、選
択した試験用セルトランジスタ２の接続されるビット線
Ｂｌに電流が流れているかどうかを検出することによ
り、リアルセルトランジスタ１が過剰消去状態にあるか
どうかを判定できる。
【００２７】したがって、読み出し不良の原因が過剰消
去によるか否かを容易に判定でき、例えば、市場にて誤
って過剰消去されたデバイスを電気的な操作だけですば
やく確認することができる。
去によるか否かを容易に判定でき、例えば、市場にて誤
って過剰消去されたデバイスを電気的な操作だけですば
やく確認することができる。
【００２８】
【発明の効果】本発明では、リアルセルトランジスタに
保持されるデータを消去する場合、セル選択手段によっ
て試験用セルトランジスタを選択し、電流検出手段によ
って選択した試験用セルトランジスタの接続されるビッ
ト線に電流が流れているかどうかを検出し、リアルセル
トランジスタが過剰消去状態にあるかどうかを判定でき
る。
保持されるデータを消去する場合、セル選択手段によっ
て試験用セルトランジスタを選択し、電流検出手段によ
って選択した試験用セルトランジスタの接続されるビッ
ト線に電流が流れているかどうかを検出し、リアルセル
トランジスタが過剰消去状態にあるかどうかを判定でき
る。
【００２９】したがって、電流が流れていれば、読み出
し不良の原因が過剰消去によるものと判定でき、読み出
し不良の原因が過剰消去によるものかどうかを容易に判
定できる。
し不良の原因が過剰消去によるものと判定でき、読み出
し不良の原因が過剰消去によるものかどうかを容易に判
定できる。
【図１】本実施例の要部構成を示す図である。
【図２】図１の差分電圧演算手段を示す回路図である。
【図３】図１のセンスアンプを示す回路図である。
【図４】従来のフラッシュメモリにおけるメモリセルの
断面図である。
断面図である。
【図５】従来のフラッシュメモリのセルマトリクス構成
を示す回路図である。
を示す回路図である。
【図６】従来の消去時の動作例を説明するための図であ
る。
る。
【図７】従来の消去アルゴリズムのフローチャートであ
る。
る。
【図８】過剰消去状態のセルを示す図である。
【図９】紫外線照射による回復状態を示す図である。
【図１０】正常状態に戻ったセルを示す図である。
１ リアルセルトランジスタ ２ 試験用セルトランジスタ ３ セル選択デコーダ（セル選択手段） ４ センスアンプ（電流検出回路） ５ アドレスバッファ ６ ＶHH検出回路 ＩＮＶ１〜ＩＮＶ４ インバータ ＮＡＮＤ ナンドゲート Ｂｌ ビット線 Ｗｌ ワード線 ＣＧ コントロールゲート ＦＧ フローティングゲート Ｄ ドレイン Ｓ ソース ＰＳ 基板 Ｃ メモリセル ＷＬx ワード線 ＢＬx ビット線 ＳＬx セレクト線
Claims (1)
- 【請求項１】複数のビット線及び複数のワード線を備
え、該ビット線及び該ワード線の交点に対応して所定の
データを記憶保持する複数のリアルセルトランジスタを
有する不揮発性半導体記憶装置であって、 前記リアルセルトランジスタと同一のビット線に接続
し、予め設定された所定の固定データを保持する試験用
セルトランジスタと、 該試験用セルトランジスタ、または該リアルセルトラン
ジスタ中の任意のセルトランジスタを選択するセル選択
手段と、 該セル選択手段によって任意のセルトランジスタを選択
したときの該セルトランジスタの接続されるビット線に
流れる電流を検出する電流検出手段と、 を備え、 前記リアルセルトランジスタに保持されるデータを消去
する場合、前記セル選択手段により前記試験用セルトラ
ンジスタを選択し、前記電流検出手段によって選択され
た試験用セルトランジスタが接続するビット線に電流が
流れているかどうかを検出することにより該リアルセル
トランジスタが過剰消去状態にあるかどうかを判定する
ことを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189282A JPH0636585A (ja) | 1992-07-16 | 1992-07-16 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189282A JPH0636585A (ja) | 1992-07-16 | 1992-07-16 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0636585A true JPH0636585A (ja) | 1994-02-10 |
Family
ID=16238715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4189282A Withdrawn JPH0636585A (ja) | 1992-07-16 | 1992-07-16 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636585A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000019968A (ko) * | 1998-09-16 | 2000-04-15 | 김영환 | 플래쉬 메모리의 소거 방법 |
| KR100370956B1 (ko) * | 2000-07-22 | 2003-02-06 | 주식회사 하이닉스반도체 | 누설전류 측정용 테스트 패턴 |
| CN119851743A (zh) * | 2025-01-02 | 2025-04-18 | 上海华虹宏力半导体制造有限公司 | 闪存测试方法 |
-
1992
- 1992-07-16 JP JP4189282A patent/JPH0636585A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000019968A (ko) * | 1998-09-16 | 2000-04-15 | 김영환 | 플래쉬 메모리의 소거 방법 |
| KR100370956B1 (ko) * | 2000-07-22 | 2003-02-06 | 주식회사 하이닉스반도체 | 누설전류 측정용 테스트 패턴 |
| CN119851743A (zh) * | 2025-01-02 | 2025-04-18 | 上海华虹宏力半导体制造有限公司 | 闪存测试方法 |
| CN119851743B (zh) * | 2025-01-02 | 2025-11-28 | 上海华虹宏力半导体制造有限公司 | 闪存测试方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6788580B2 (en) | Nonvolatile semiconductor storage device and data erasing method | |
| KR100853312B1 (ko) | 메모리 소자들의 도통을 제 1 방향 및 제 2 방향으로테스트하는 비 휘발성 메모리에 대한 소거 검증 | |
| JP4901348B2 (ja) | 半導体記憶装置およびその制御方法 | |
| US5287317A (en) | Non-volatile semiconductor memory device with over-erasing prevention | |
| JP4593159B2 (ja) | 半導体装置 | |
| US6654286B2 (en) | Nonvolatile semiconductor memory device detecting sign of data transformation | |
| US20050024948A1 (en) | Semiconductor device and data processing system | |
| US7057935B2 (en) | Erase verify for non-volatile memory | |
| JPH06251593A (ja) | フラッシュメモリの消去あるいは書き込み制御方法 | |
| JPH10340591A (ja) | 不揮発性半導体記憶装置 | |
| KR20120006936A (ko) | 비휘발성 메모리 블록의 소프트 프로그램 | |
| CN100388391C (zh) | 或非闪速内存单元在高列泄漏下精确确认的装置与方法 | |
| JP3143161B2 (ja) | 不揮発性半導体メモリ | |
| JPH07282592A (ja) | 不揮発性半導体記憶装置の消去方法 | |
| JPH043395A (ja) | 不揮発性半導体記憶装置 | |
| JPH0636585A (ja) | 不揮発性半導体記憶装置 | |
| JPH0684400A (ja) | 不揮発性半導体記憶装置 | |
| JPH05314783A (ja) | 不揮発性半導体記憶装置の消去方法、消去機能を備えた不揮発性半導体記憶装置及び書込装置 | |
| JPH0644791A (ja) | 不揮発性半導体装置 | |
| JP3397407B2 (ja) | 不揮発性半導体記憶装置及びその消去方法 | |
| JPH08203286A (ja) | 不揮発性半導体記憶装置 | |
| KR100293636B1 (ko) | 플래쉬 메모리셀의 소거방법 | |
| JP3544222B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH0863982A (ja) | 不揮発性半導体記憶装置 | |
| JP2630066B2 (ja) | 不揮発性半導体記憶装置の消去方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |