JPH0638231B2 - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPH0638231B2 JPH0638231B2 JP8978785A JP8978785A JPH0638231B2 JP H0638231 B2 JPH0638231 B2 JP H0638231B2 JP 8978785 A JP8978785 A JP 8978785A JP 8978785 A JP8978785 A JP 8978785A JP H0638231 B2 JPH0638231 B2 JP H0638231B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- register
- address
- microprogram
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプログラム制御装置の中でも、特にマ
イクロプログラムメモリの効率化に関する。
イクロプログラムメモリの効率化に関する。
従来の技術 従来の水平型のマイクロプログラム制御装置において
は、命令長を長くし、演算を並列に実行させ、それに対
応してマイクロプログラムメモリの構成も、１つのアド
レスに対する命令長も長くなっている。そのため、演算
を並列に行なえない場合においては命令群の一部が有効
で、残り殆んどの部分が非演算（ＮＯＰ命令）となり、
メモリが有効に使用されない。
は、命令長を長くし、演算を並列に実行させ、それに対
応してマイクロプログラムメモリの構成も、１つのアド
レスに対する命令長も長くなっている。そのため、演算
を並列に行なえない場合においては命令群の一部が有効
で、残り殆んどの部分が非演算（ＮＯＰ命令）となり、
メモリが有効に使用されない。
以下図面を参照しながら、上述した従来のマイクロプロ
グラム制御装置の一例について説明する。
グラム制御装置の一例について説明する。
第４図は、従来のマイクロプログラム制御装置の構成を
示すものである。第４図に示すように、１はアドレスレ
ジスタ、２はマイクロプログラムメモリ、３はマイクロ
プログラムメモリ２の命令出力をフェッチするレジス
タ、４はアドレスレジスタ１の出力に“１”を加算する
加算回路である。
示すものである。第４図に示すように、１はアドレスレ
ジスタ、２はマイクロプログラムメモリ、３はマイクロ
プログラムメモリ２の命令出力をフェッチするレジス
タ、４はアドレスレジスタ１の出力に“１”を加算する
加算回路である。
このように構成された従来のマイクロプログラム制御装
置では、まず、アドレスレジスタ１の値をアドレス信号
としてマイクロプログラムメモリ２の出力は、レジスタ
３にフェッチされて各演算部に送られる。このレジスタ
３のフェッチと同時に、加算回路４によってアドレス信
号に“１”を加えた値をアドレスレジスタ１にラッチ
し、次のアドレス信号を発生させる。しかも、レジスタ
３の長さを長くし、乗算部加減算部などの命令フィール
ドを独立に持たせ、これら演算部を並列に動作させるこ
とによって演算速度を上げている。
置では、まず、アドレスレジスタ１の値をアドレス信号
としてマイクロプログラムメモリ２の出力は、レジスタ
３にフェッチされて各演算部に送られる。このレジスタ
３のフェッチと同時に、加算回路４によってアドレス信
号に“１”を加えた値をアドレスレジスタ１にラッチ
し、次のアドレス信号を発生させる。しかも、レジスタ
３の長さを長くし、乗算部加減算部などの命令フィール
ドを独立に持たせ、これら演算部を並列に動作させるこ
とによって演算速度を上げている。
発明が解決しようとする問題点 しかし、上記のような構成では、各演算部を並列動作さ
せない場合においても、動作させない演算部のフィール
ドを持つ必要があり、マイクロプログラムメモリの効率
が悪いという問題点を有していた。つまり、第５図に示
すように命令群の殆んどのフィールドでＮＯＰとなる。
せない場合においても、動作させない演算部のフィール
ドを持つ必要があり、マイクロプログラムメモリの効率
が悪いという問題点を有していた。つまり、第５図に示
すように命令群の殆んどのフィールドでＮＯＰとなる。
本発明は簡単な構成でマイクロプログラムメモリの効率
を改良できるマイクロプログラム制御装置を提供するこ
とを目的とする。
を改良できるマイクロプログラム制御装置を提供するこ
とを目的とする。
問題点を解決するための手段 本発明のマイクロプログラム制御装置は、タグビットを
含んだマイクロプログラムを貯蔵するマイクロプログラ
ムメモリと、上記マイクロプログラムメモリに与えるア
ドレス信号を保持するアドレスレジスタと、上記アドレ
スレジスタの出力に“１”を加算する第１の加算回路
と、上記アドレスレジスタの出力と上記第１の加算回路
の出力を周期的に切換え上記マイクロプログラムメモリ
にアドレス信号を供給するマルチプレクサと、上記マル
チプレクサによって上記アドレスレジスタの出力をアド
レス信号としたときの上記マイクロプログラムメモリの
マイクロ命令群出力をフェッチする第１のレジスタと、
上記第１のレジスタの出力および上記マルチプレクサに
よって上記第１の加算回路の出力をアドレス信号とした
ときの上記マイクロプログラムメモリのマイクロ命令群
出力をフェッチする第２のレジスタと、上記第１のレジ
スタ出力のタグビット信号により上記マルチプレクサの
出力信号の加算が制御され出力を上記アドレスレジスタ
に供給する第２の加算回路を備えたことを特徴とする。
含んだマイクロプログラムを貯蔵するマイクロプログラ
ムメモリと、上記マイクロプログラムメモリに与えるア
ドレス信号を保持するアドレスレジスタと、上記アドレ
スレジスタの出力に“１”を加算する第１の加算回路
と、上記アドレスレジスタの出力と上記第１の加算回路
の出力を周期的に切換え上記マイクロプログラムメモリ
にアドレス信号を供給するマルチプレクサと、上記マル
チプレクサによって上記アドレスレジスタの出力をアド
レス信号としたときの上記マイクロプログラムメモリの
マイクロ命令群出力をフェッチする第１のレジスタと、
上記第１のレジスタの出力および上記マルチプレクサに
よって上記第１の加算回路の出力をアドレス信号とした
ときの上記マイクロプログラムメモリのマイクロ命令群
出力をフェッチする第２のレジスタと、上記第１のレジ
スタ出力のタグビット信号により上記マルチプレクサの
出力信号の加算が制御され出力を上記アドレスレジスタ
に供給する第２の加算回路を備えたことを特徴とする。
作用 この構成によると、マシーンサイクル内に２度マイクロ
プログラムメモリをアクセスし、その出力である２種の
マイクロ命令群が共に実行命令が存在するか、片方のマ
イクロ命令群がすべてＮＯＰ命令であるかをタグビット
によって示され、しかも片方のマイクロに命令群がすべ
てＮＯＰ命令である場合には、アドレスレジスタの値
は、前回の値に“１”加えられただけの値であり、２種
のマイクロに命令群が共に実行命令が存在する場合に
は、前回の値に“２”加えられた値がセットされ、マイ
クロプログラムメモリはＮＯＰ命令が少なくなり効率化
が図れる。
プログラムメモリをアクセスし、その出力である２種の
マイクロ命令群が共に実行命令が存在するか、片方のマ
イクロ命令群がすべてＮＯＰ命令であるかをタグビット
によって示され、しかも片方のマイクロに命令群がすべ
てＮＯＰ命令である場合には、アドレスレジスタの値
は、前回の値に“１”加えられただけの値であり、２種
のマイクロに命令群が共に実行命令が存在する場合に
は、前回の値に“２”加えられた値がセットされ、マイ
クロプログラムメモリはＮＯＰ命令が少なくなり効率化
が図れる。
実施例 以下、本発明の一実施例を第１図〜第４図に基づいて説
明する。第１図は本発明のマイクロプログラム制御装置
ブロック図で、５はアドレスレジスタ、７はアドレスレ
ジスタ５の出力に“１”を加算する第１の加算回路で、
アドレスレジスタ５の出力をＴ１区間に、また第１の加
算回路７の出力をＴ２区間にマルチプレクサ８によって
タイムシェアリングしてアドレス信号をマイクロプログ
ラムメモリ６に供給する。上記タイムシェアリングのＴ
１区間でアドレスレジスタ５の出力をマイクロプログラ
ムメモリ６のアドレス信号としたときのマイクロ命令群
は第１のレジスタ９にＴ１からＴ２への変化時にフェッ
チされる。
明する。第１図は本発明のマイクロプログラム制御装置
ブロック図で、５はアドレスレジスタ、７はアドレスレ
ジスタ５の出力に“１”を加算する第１の加算回路で、
アドレスレジスタ５の出力をＴ１区間に、また第１の加
算回路７の出力をＴ２区間にマルチプレクサ８によって
タイムシェアリングしてアドレス信号をマイクロプログ
ラムメモリ６に供給する。上記タイムシェアリングのＴ
１区間でアドレスレジスタ５の出力をマイクロプログラ
ムメモリ６のアドレス信号としたときのマイクロ命令群
は第１のレジスタ９にＴ１からＴ２への変化時にフェッ
チされる。
更に第１のレジスタ９の出力は、Ｔ２区間での第１の加
算回路７の出力をマイクロプログラムメモリ６のアドレ
ス信号としたときのマイクロ命令群出力と共に、第２の
レジスタ10にＴ２からＴ１への変化時にフェッチされ
る。第１のレジスタ９の出力には、マイクロプログラム
メモリ６の出力を直接第２のレジスタ10にフェッチする
マイクロ命令群がすべてＮＯＰ命令かどうかを示すタグ
ビットが含まれており、その信号によって第２の加算回
路11におけるマルチプレクサ８の出力に“１”を加算す
るかどうかを決定する。第２の加算回路11の出力は、次
のマイクロ命令群のアドレスを示し、アドレスレジスタ
５にラッチされる。
算回路７の出力をマイクロプログラムメモリ６のアドレ
ス信号としたときのマイクロ命令群出力と共に、第２の
レジスタ10にＴ２からＴ１への変化時にフェッチされ
る。第１のレジスタ９の出力には、マイクロプログラム
メモリ６の出力を直接第２のレジスタ10にフェッチする
マイクロ命令群がすべてＮＯＰ命令かどうかを示すタグ
ビットが含まれており、その信号によって第２の加算回
路11におけるマルチプレクサ８の出力に“１”を加算す
るかどうかを決定する。第２の加算回路11の出力は、次
のマイクロ命令群のアドレスを示し、アドレスレジスタ
５にラッチされる。
以上のように構成されたマイクロプログラム制御装置の
動作を第２図と第３図を用いて説明する。
動作を第２図と第３図を用いて説明する。
第２図は、第１図の構成におけるタイミングチャートを
示している。第３図は、マイクロプログラムメモリ６の
メモリマップであり、ｐビットからなるタグビット（本
実施例ではｐ＝１）が予め定められた位置に設けている
（本実施例では最上位ビット）。この構成においてマシ
ーンサイクルは、Ｔ＝Ｔ１＋Ｔ２である。今、アドレス
レジスタ５の内容が“ｎ”であるとすると、Ｔ１区間で
はマルチプレクサ８は“ｎ”を出力し、Ｔ２区間では
“ｎ＋１”を出力するように制御される。そして、Ｔ１
からＴ２への変化時にマイクロプログラムメモリ６の出
力は、第１のレジスタ９にフェッチされる。この内容
は、第３図のメモリマップにおけるアドレス“ｎ”のマ
イクロ命令群であり、その最上位ビットにはタグビット
が含まれている。このタグビットは、次のＴ２からＴ１
への変化時に、第１のレジスタ９の出力であるマイクロ
命令群（ｎ）と共に第２のレジスタ10にフェッチされる
マルチプレクサ８の出力“ｎ＋１”をアドレスとするマ
イクロ命令群（ｎ＋１）がＮＯＰ命令のみで構成されて
いるかどうか、すなわちマイクロ命令群（ｎ＋１）が第
２のレジスタ10の低ビット側にセットされたときには意
味のない無効な命令群かどうかを示すものである。ここ
で、第２図においては、このタグビットが“０”であ
る。同時に第２の加算回路11においては、このタグビッ
トが“０”のため、“１”を加算することなく、“ｎ＋
１”がＴ２からＴ１への変化時にアドレスレジスタ５に
セットされる。次に、アドレスレジスタ５の内容が“ｎ
＋１”である場合のＴ１区間にマルチプレクサ８から出
力されるアドレス信号“ｎ＋１”による、マイクロプロ
グラムメモリ６の出力が、Ｔ１からＴ２への変化時にア
ドレス信号“ｎ”によるマイクロプログラムメモリ６の
出力は第１のレジスタ９にフェッチされる。その内容内
のタグビットが“１”であると、次のＴ２からＴ１への
変化時に第２のレジスタ10の低ビット側にフェッチされ
るマイクロ命令群の少なくとも１つにＮＯＰではない命
令が存在することを意味する。しかも、第２の加算回路
11においては、“ｎ＋２”に“１”を加え、Ｔ２からＴ
１への変化時にはアドレスレジスタ５に“ｎ＋３”をセ
ットすることになる。このことから第３図において、メ
モリの構成は、アドレスｎ、アドレスｎと（ｎ＋１）、
アドレス（ｎ＋３）でそれぞれ１つの命令群となる。こ
こで、第２のレジスタの低ビット側の命令群が、すべて
ＮＯＰ命令であるのか、少くとも１命令（例えば、加算
部命令）が実行命令であるのかは、演算部側で、マスク
ビットによりデコートすれば容易に判断できる。
示している。第３図は、マイクロプログラムメモリ６の
メモリマップであり、ｐビットからなるタグビット（本
実施例ではｐ＝１）が予め定められた位置に設けている
（本実施例では最上位ビット）。この構成においてマシ
ーンサイクルは、Ｔ＝Ｔ１＋Ｔ２である。今、アドレス
レジスタ５の内容が“ｎ”であるとすると、Ｔ１区間で
はマルチプレクサ８は“ｎ”を出力し、Ｔ２区間では
“ｎ＋１”を出力するように制御される。そして、Ｔ１
からＴ２への変化時にマイクロプログラムメモリ６の出
力は、第１のレジスタ９にフェッチされる。この内容
は、第３図のメモリマップにおけるアドレス“ｎ”のマ
イクロ命令群であり、その最上位ビットにはタグビット
が含まれている。このタグビットは、次のＴ２からＴ１
への変化時に、第１のレジスタ９の出力であるマイクロ
命令群（ｎ）と共に第２のレジスタ10にフェッチされる
マルチプレクサ８の出力“ｎ＋１”をアドレスとするマ
イクロ命令群（ｎ＋１）がＮＯＰ命令のみで構成されて
いるかどうか、すなわちマイクロ命令群（ｎ＋１）が第
２のレジスタ10の低ビット側にセットされたときには意
味のない無効な命令群かどうかを示すものである。ここ
で、第２図においては、このタグビットが“０”であ
る。同時に第２の加算回路11においては、このタグビッ
トが“０”のため、“１”を加算することなく、“ｎ＋
１”がＴ２からＴ１への変化時にアドレスレジスタ５に
セットされる。次に、アドレスレジスタ５の内容が“ｎ
＋１”である場合のＴ１区間にマルチプレクサ８から出
力されるアドレス信号“ｎ＋１”による、マイクロプロ
グラムメモリ６の出力が、Ｔ１からＴ２への変化時にア
ドレス信号“ｎ”によるマイクロプログラムメモリ６の
出力は第１のレジスタ９にフェッチされる。その内容内
のタグビットが“１”であると、次のＴ２からＴ１への
変化時に第２のレジスタ10の低ビット側にフェッチされ
るマイクロ命令群の少なくとも１つにＮＯＰではない命
令が存在することを意味する。しかも、第２の加算回路
11においては、“ｎ＋２”に“１”を加え、Ｔ２からＴ
１への変化時にはアドレスレジスタ５に“ｎ＋３”をセ
ットすることになる。このことから第３図において、メ
モリの構成は、アドレスｎ、アドレスｎと（ｎ＋１）、
アドレス（ｎ＋３）でそれぞれ１つの命令群となる。こ
こで、第２のレジスタの低ビット側の命令群が、すべて
ＮＯＰ命令であるのか、少くとも１命令（例えば、加算
部命令）が実行命令であるのかは、演算部側で、マスク
ビットによりデコートすれば容易に判断できる。
更に、ジャンプ命令、ブランチ命令などを許す構成にお
いては、アドレスレジスタの出力と、ジャンプ先などを
入力とする新たなマルチプレクサを付加するだけでよ
い。
いては、アドレスレジスタの出力と、ジャンプ先などを
入力とする新たなマルチプレクサを付加するだけでよ
い。
発明の効果 以上のように本発明によると、マイクロプログラムメモ
リにタグビットを設け、また、マイクロプログラムメモ
リのアクセスをマシーンサイクル内に２度実行し、各種
演算部を並列に実行させる水平型マイクロプログラムを
構成し、更にこのタグビットでアドレスレジスタの内容
を制御してマイクロプログラムメモリの利用効果を高め
ることができる。
リにタグビットを設け、また、マイクロプログラムメモ
リのアクセスをマシーンサイクル内に２度実行し、各種
演算部を並列に実行させる水平型マイクロプログラムを
構成し、更にこのタグビットでアドレスレジスタの内容
を制御してマイクロプログラムメモリの利用効果を高め
ることができる。
第１図は本発明のマイクロプログラム制御装置の一実施
例の構成図、第２図は第１図のタイミングチャート図、
第３図は第１図のマイクロプログラムメモリのメモリマ
ップ図、第４図は従来のマイクロプログラム制御装置の
構成図、第５図は第４図のメモリマップ図である。 ５……アドレスレジスタ、６……マイクロプログラムメ
モリ、７……第１の加算回路、８……マルチプレクサ、
９……第１のレジスタ、10……第２のレジスタ、11……
第２の加算回路。
例の構成図、第２図は第１図のタイミングチャート図、
第３図は第１図のマイクロプログラムメモリのメモリマ
ップ図、第４図は従来のマイクロプログラム制御装置の
構成図、第５図は第４図のメモリマップ図である。 ５……アドレスレジスタ、６……マイクロプログラムメ
モリ、７……第１の加算回路、８……マルチプレクサ、
９……第１のレジスタ、10……第２のレジスタ、11……
第２の加算回路。
Claims (1)
- 【請求項１】タグビットを含んだマイクロプログラムを
貯蔵するマイクロプログラムメモリと、上記マイクロプ
ログラムメモリに与えるアドレス信号を保持するアドレ
スレジスタと、上記アドレスレジスタの出力に“１”を
加算する第１の加算回路と、上記アドレスレジスタの出
力と上記第１の加算回路の出力を周期的に切換え上記マ
イクロプログラムメモリにアドレス信号を供給するマル
チプレクサと、上記マルチプレクサによって上記アドレ
スレジスタの出力をアドレス信号としたときの上記マイ
クロプログラムメモリのマイクロ命令群出力をフェッチ
する第１のレジスタと、上記第１のレジスタの出力およ
び上記マルチプレクサによって上記第１の加算回路の出
力をアドレス信号としたときの上記マイクロプログラム
メモリのマイクロ命令群出力をフェッチする第２のレジ
スタと、上記第１のレジスタ出力のタグビット信号によ
り上記マルチプレクサの出力信号の加算が制御され出力
を上記アドレスレジスタに供給する第２の加算回路を備
えたマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8978785A JPH0638231B2 (ja) | 1985-04-25 | 1985-04-25 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8978785A JPH0638231B2 (ja) | 1985-04-25 | 1985-04-25 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61248134A JPS61248134A (ja) | 1986-11-05 |
| JPH0638231B2 true JPH0638231B2 (ja) | 1994-05-18 |
Family
ID=13980392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8978785A Expired - Lifetime JPH0638231B2 (ja) | 1985-04-25 | 1985-04-25 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638231B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5005118A (en) * | 1987-04-10 | 1991-04-02 | Tandem Computers Incorporated | Method and apparatus for modifying micro-instructions using a macro-instruction pipeline |
-
1985
- 1985-04-25 JP JP8978785A patent/JPH0638231B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61248134A (ja) | 1986-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5357617A (en) | Method and apparatus for substantially concurrent multiple instruction thread processing by a single pipeline processor | |
| US4954943A (en) | Data processing system | |
| JPS6311697B2 (ja) | ||
| GB1321851A (en) | Multi-mode process control computer with bit processing | |
| KR100334174B1 (ko) | 데이타처리장치 | |
| KR880001418B1 (ko) | 데이터 처리장치 | |
| US4974157A (en) | Data processing system | |
| JP2538053B2 (ja) | 制御装置 | |
| JPH0638231B2 (ja) | マイクロプログラム制御装置 | |
| US5293499A (en) | Apparatus for executing a RISC store and RI instruction pair in two clock cycles | |
| JP2567134B2 (ja) | ビットフィールド論理演算処理装置およびそれを具備するモノリシックマイクロプロセッサ | |
| US5771376A (en) | Pipeline arithmetic and logic system with clock control function for selectively supplying clock to a given unit | |
| JPS5971542A (ja) | 演算処理装置 | |
| US6934728B2 (en) | Euclidean distance instructions | |
| JPH0758459B2 (ja) | マイクロプログラム制御装置 | |
| JP3043341B2 (ja) | マイクロコンピュータシステム | |
| JPH0353322A (ja) | 情報処理装置 | |
| JPH08106383A (ja) | 演算処理装置 | |
| JPS61194534A (ja) | マイクロプロセツサ | |
| JPH03260727A (ja) | レジスタ指定装置 | |
| JPS58114250A (ja) | 共有マイクロプロセツサ | |
| JPH04177428A (ja) | オペランドアドレス受渡し用レジスタを備えたデータ処理装置 | |
| JPH04177532A (ja) | マイクロプロセッサ | |
| JPH0340075A (ja) | マイクロコンピュータ | |
| JPS6314243A (ja) | 演算処理装置 |