JPH0638417B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0638417B2 JPH0638417B2 JP62252841A JP25284187A JPH0638417B2 JP H0638417 B2 JPH0638417 B2 JP H0638417B2 JP 62252841 A JP62252841 A JP 62252841A JP 25284187 A JP25284187 A JP 25284187A JP H0638417 B2 JPH0638417 B2 JP H0638417B2
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- bump
- outer peripheral
- peripheral portion
- lead
- electrode pad
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/701—Tape-automated bond [TAB] connectors
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ワイヤレスボンディング方式に用いる半導体
装置に係わり、特にバンプ電極を用いた電極引き出し部
の形成の改良に関する。
装置に係わり、特にバンプ電極を用いた電極引き出し部
の形成の改良に関する。
（従来の技術） 従来の半導体装置のバンプ形成工程とバンプとリードと
の接合工程とについて第２図を参照して以下に説明す
る。第２図(a)において、拡散済みのSi基板１上にSiO2
膜２が形成され、その上に配線パターンと接続している
Ａ電極パッド３が形成されている。Ａ電極パッド３
の上の部分を開孔した保護用のSi３Ｎ４膜４が半導体素
子上の全面に被覆されている。まずこの基板の全面に真
空蒸着法により1000〜2000Å厚のTi層を形成し、その上
に連続して1000〜2000ÅのPd層を蒸着し、Pd/Tiの２層
金属膜５を形成する。
の接合工程とについて第２図を参照して以下に説明す
る。第２図(a)において、拡散済みのSi基板１上にSiO2
膜２が形成され、その上に配線パターンと接続している
Ａ電極パッド３が形成されている。Ａ電極パッド３
の上の部分を開孔した保護用のSi３Ｎ４膜４が半導体素
子上の全面に被覆されている。まずこの基板の全面に真
空蒸着法により1000〜2000Å厚のTi層を形成し、その上
に連続して1000〜2000ÅのPd層を蒸着し、Pd/Tiの２層
金属膜５を形成する。
次に同図(b)において、液状ホトレジスト６をスピンナ
ー塗布（約1.2μｍ厚）し、電極パッド３の上部にの
み、所望の大きさのバンプ径をパターニング開孔する。
同図(c)において、このホトレジスト６をメッキマスク
とし、前記Pd/Ti金属膜５を電解メッキの一方の電極
（この場合には陰極）として、電極パッド上部にのみ選
択的にAu７を析出させる。次同図(d)においてホトレジ
ストの除去を行い、析出させたAu７をマスクにして、電
極パッド上部以外のPd/Ti金属膜５を硝酸、塩酸、酢酸
の混酸でエッチング除去する。このようにしてＡ電極
パッド３上部に、Au-A相互拡散抑制層（バリヤ層とも
呼ばれる）のPd/Ti金属膜５を介してAuバンプ７を形成
する。また必要な場合には金属各層の接触抵抗の低減を
目的とする約３８０℃のＮ２雰囲気中の熱処理を行う。
ー塗布（約1.2μｍ厚）し、電極パッド３の上部にの
み、所望の大きさのバンプ径をパターニング開孔する。
同図(c)において、このホトレジスト６をメッキマスク
とし、前記Pd/Ti金属膜５を電解メッキの一方の電極
（この場合には陰極）として、電極パッド上部にのみ選
択的にAu７を析出させる。次同図(d)においてホトレジ
ストの除去を行い、析出させたAu７をマスクにして、電
極パッド上部以外のPd/Ti金属膜５を硝酸、塩酸、酢酸
の混酸でエッチング除去する。このようにしてＡ電極
パッド３上部に、Au-A相互拡散抑制層（バリヤ層とも
呼ばれる）のPd/Ti金属膜５を介してAuバンプ７を形成
する。また必要な場合には金属各層の接触抵抗の低減を
目的とする約３８０℃のＮ２雰囲気中の熱処理を行う。
次にリード８との接合はボンディングツール９により、
ツール表面温度約３５０℃、素子加熱約２７０℃、ツー
ル加圧約５０ｇ／バンプ程度の条件で、Cuリード表面に
約0.4μｍ厚でメッキされているSnとAuバンプとの共晶
合金形成による接合を行う。
ツール表面温度約３５０℃、素子加熱約２７０℃、ツー
ル加圧約５０ｇ／バンプ程度の条件で、Cuリード表面に
約0.4μｍ厚でメッキされているSnとAuバンプとの共晶
合金形成による接合を行う。
（発明が解決しようとする問題点） 上述した従来技術によれば、近年の高集積化の進むＬＳ
Ｉに対してＴＡＢ(Tape Automated Bonding)法を用いる
場合、ＴＡＢ法自身の問題点として、信号入出力端子を
半導体チップの外周から外部へ引き出さなければならな
いため、ボンディング可能な電極数に限界がある。バン
プ形成可能な最小パッドピッチ（〜８０μｍ）とリード
加工精度の相乗効果により接合可能最大電極数は試算上
１０mm角チップに対して５００とされている。（例え
ば、日本金属学会会報23(1984),1005頁）現状では、ゲ
ートアレイの多ピン化対応のＴＡＢ化、スーパーインテ
グレーションＬＳＩのＴＡＢ化は極めて困難な状況にあ
る。また、パッド数の増大により、内部素子領域外の面
積が増大し、素子の高集積化に比してチップ内の非活性
領域が増大するといった不経済が生じることになる。
Ｉに対してＴＡＢ(Tape Automated Bonding)法を用いる
場合、ＴＡＢ法自身の問題点として、信号入出力端子を
半導体チップの外周から外部へ引き出さなければならな
いため、ボンディング可能な電極数に限界がある。バン
プ形成可能な最小パッドピッチ（〜８０μｍ）とリード
加工精度の相乗効果により接合可能最大電極数は試算上
１０mm角チップに対して５００とされている。（例え
ば、日本金属学会会報23(1984),1005頁）現状では、ゲ
ートアレイの多ピン化対応のＴＡＢ化、スーパーインテ
グレーションＬＳＩのＴＡＢ化は極めて困難な状況にあ
る。また、パッド数の増大により、内部素子領域外の面
積が増大し、素子の高集積化に比してチップ内の非活性
領域が増大するといった不経済が生じることになる。
本発明の目的は、高さの異なるバンプ電極列を素子内外
周部に並列に配置し、これに対応したテープキャリヤ上
のリードとの多点一括接合を可能とする半導体装置を提
供することにある。
周部に並列に配置し、これに対応したテープキャリヤ上
のリードとの多点一括接合を可能とする半導体装置を提
供することにある。
［発明の構成］ （問題点を解決するための手段と作用） 本発明は、半導体素子の信号入出力電極として、バンプ
と称する金属突起電極（バンプ電極という）を電極パッ
ド上に有する半導体装置において、集積回路が形成され
た半導体基板上に設けられる電極パッドを、前記半導体
基板の内部素子領域上の第１の外周部とこれより外側に
ある第２外周部として配置せしめ、前記第１外周部の電
極パッド上に形成されるバンプ電極の高さを第２外周部
のそれより高くしたことを第１の特徴とする。また、半
導体素子の信号入出力電極として、バンプと称する金属
突起電極（バンプ電極という）を電極パッド上に有する
半導体装置において、集積回路が形成された半導体基板
上に設けられる電極パッドを、前記半導体基板の内部素
子領域上の第１外周部とこれより外側にある第２外周部
として配置せしめ、前記第１外周部の電極パッド上に形
成されるバンプ電極の高さを第２外周部のそれより高く
した半導体装置を設け、前記第１外周部と第２外周部に
位置する電極パッド上に形成されたバンプ電極に対し
て、両者の高さの差に等しい段差を有する多層のリード
を具備するフィルムキャリヤテープにより、一括同時に
各バンプ電極とリードとの接合を行なうことを第２の特
徴とする。即ち本発明は、バンプ形成時のメッキマスク
として厚膜感光性樹脂を用い、開口部の面積を変化させ
ることにより、同一素子内で高さの異なるバンプ電極を
形成し、絶縁樹脂層を介在させ多層に形成されたリード
を用いることにより、ＴＡＢ法の接合可能電極数を飛躍
的に増大させようとするものである。
と称する金属突起電極（バンプ電極という）を電極パッ
ド上に有する半導体装置において、集積回路が形成され
た半導体基板上に設けられる電極パッドを、前記半導体
基板の内部素子領域上の第１の外周部とこれより外側に
ある第２外周部として配置せしめ、前記第１外周部の電
極パッド上に形成されるバンプ電極の高さを第２外周部
のそれより高くしたことを第１の特徴とする。また、半
導体素子の信号入出力電極として、バンプと称する金属
突起電極（バンプ電極という）を電極パッド上に有する
半導体装置において、集積回路が形成された半導体基板
上に設けられる電極パッドを、前記半導体基板の内部素
子領域上の第１外周部とこれより外側にある第２外周部
として配置せしめ、前記第１外周部の電極パッド上に形
成されるバンプ電極の高さを第２外周部のそれより高く
した半導体装置を設け、前記第１外周部と第２外周部に
位置する電極パッド上に形成されたバンプ電極に対し
て、両者の高さの差に等しい段差を有する多層のリード
を具備するフィルムキャリヤテープにより、一括同時に
各バンプ電極とリードとの接合を行なうことを第２の特
徴とする。即ち本発明は、バンプ形成時のメッキマスク
として厚膜感光性樹脂を用い、開口部の面積を変化させ
ることにより、同一素子内で高さの異なるバンプ電極を
形成し、絶縁樹脂層を介在させ多層に形成されたリード
を用いることにより、ＴＡＢ法の接合可能電極数を飛躍
的に増大させようとするものである。
（実施例） 第１図は本発明の半導体装置の１つの実施例を示す製造
工程図である。まず、半導体素子が形成された図１(a)
のような配置の電極パッド上に所定の開口部を有する絶
縁保護膜１２（例えば、プラズマＣＶＤ法による窒化シ
リコン膜など）が堆積済みである半導体基板１１に対し
て真空蒸着法又はスパッタリング法によるり例えばTi−
Ｗ合金、又はPd/Tiなどの金属薄膜層１３を数千オング
ストロームの膜厚で全面に形成する。次に、例えばドラ
イフィルムレジストの様な厚膜感光性樹脂膜１４（２０
〜３０μｍ厚）を全面に被着する。引き続くホトリソグ
ラフィ工程において、電極パッド上のバンプ電極形成予
定領域のみ開口部を形成するが、この時、半導体装置の
内部素子領域の第１外周部の開口部１５が第２外周部の
開口部１６より小さくなるように設定する。次に第１図
(b)，(c)のように前記金属薄膜層１３を電解メッキの陰
極として、電極パッド上部の開口部にのみ選択的にAuを
電解析出させる。最後に、前記マスクとなった厚膜感光
性樹脂膜を剥離して完全に除去し、析出させたAuバンプ
電極１７，１８自身をマスクとして、電極パッド以外の
領域上に形成されている金属薄膜層１３をエッチング除
去し、Auバンプ電極１７，１８が形成される。
工程図である。まず、半導体素子が形成された図１(a)
のような配置の電極パッド上に所定の開口部を有する絶
縁保護膜１２（例えば、プラズマＣＶＤ法による窒化シ
リコン膜など）が堆積済みである半導体基板１１に対し
て真空蒸着法又はスパッタリング法によるり例えばTi−
Ｗ合金、又はPd/Tiなどの金属薄膜層１３を数千オング
ストロームの膜厚で全面に形成する。次に、例えばドラ
イフィルムレジストの様な厚膜感光性樹脂膜１４（２０
〜３０μｍ厚）を全面に被着する。引き続くホトリソグ
ラフィ工程において、電極パッド上のバンプ電極形成予
定領域のみ開口部を形成するが、この時、半導体装置の
内部素子領域の第１外周部の開口部１５が第２外周部の
開口部１６より小さくなるように設定する。次に第１図
(b)，(c)のように前記金属薄膜層１３を電解メッキの陰
極として、電極パッド上部の開口部にのみ選択的にAuを
電解析出させる。最後に、前記マスクとなった厚膜感光
性樹脂膜を剥離して完全に除去し、析出させたAuバンプ
電極１７，１８自身をマスクとして、電極パッド以外の
領域上に形成されている金属薄膜層１３をエッチング除
去し、Auバンプ電極１７，１８が形成される。
従来、メッキマスクとして、スピンコートによるフォト
レジスト（約１〜２μｍ厚）が使用されていたが、Auメ
ッキ析出に対してレジスト厚を越えた時点から以降のメ
ッキ横方向成長によりキノコ状のバンプ電極となり、形
状制御が極めて困難であった。本実施例で示すように、
ドライフィルムレジストの様な厚膜樹脂膜をメッキレジ
ストとして使用した場合、バンプ電極形状は柱状にな
り、従ってメッキ条件が一定の場合、すなわち電流密
度、メッキ時間が一定の条件の下では、 「（析出量）∝（面積）×（高さ）」となり、形状制御
が極めて容易になる。本実施例では、第１外周部のAuバ
ンプ形状が60μｍ×60μｍ×25μｍ（高さ）、第２外周
部では80μｍ×80μｍ×14μｍ（高さ）となり、両者共
に例えば４インチウェーハ内バラツキで±1.5μｍを確
保できている。
レジスト（約１〜２μｍ厚）が使用されていたが、Auメ
ッキ析出に対してレジスト厚を越えた時点から以降のメ
ッキ横方向成長によりキノコ状のバンプ電極となり、形
状制御が極めて困難であった。本実施例で示すように、
ドライフィルムレジストの様な厚膜樹脂膜をメッキレジ
ストとして使用した場合、バンプ電極形状は柱状にな
り、従ってメッキ条件が一定の場合、すなわち電流密
度、メッキ時間が一定の条件の下では、 「（析出量）∝（面積）×（高さ）」となり、形状制御
が極めて容易になる。本実施例では、第１外周部のAuバ
ンプ形状が60μｍ×60μｍ×25μｍ（高さ）、第２外周
部では80μｍ×80μｍ×14μｍ（高さ）となり、両者共
に例えば４インチウェーハ内バラツキで±1.5μｍを確
保できている。
次に、上記の電極パッド配置、第１，第２外周部に形成
されるバンプ高さを考慮し、図１(c)，(d)に示す２層構
造のリード１９１，１９２を有するフィルムキャリヤテ
ープ１９を形成すればよい。これは、通常のポリイミド
基材上のエッチングによるCuリードパターン形成と表面
Snメッキを２回行なうことにより容易に形成できる。
されるバンプ高さを考慮し、図１(c)，(d)に示す２層構
造のリード１９１，１９２を有するフィルムキャリヤテ
ープ１９を形成すればよい。これは、通常のポリイミド
基材上のエッチングによるCuリードパターン形成と表面
Snメッキを２回行なうことにより容易に形成できる。
更に、バンプ電極とリードの接合は、図１(d)に示すよ
うなボンディングツール２０により、全点同時一括接合
が可能となる。又は、第１外周部は通常のインナーリー
ドボンディングツール、第２外周部はアウターリードボ
ンディングツールを用いてもよい。第２外周部のAuバン
プとリードの熱圧着接合は、ポリイミド層を介しての接
合部への加熱となるが、通常ツール温度４００℃，ボン
ディング時間１秒程度のボンディングであれば、第１外
周部と同様な接合条件下にあると考えてよい。
うなボンディングツール２０により、全点同時一括接合
が可能となる。又は、第１外周部は通常のインナーリー
ドボンディングツール、第２外周部はアウターリードボ
ンディングツールを用いてもよい。第２外周部のAuバン
プとリードの熱圧着接合は、ポリイミド層を介しての接
合部への加熱となるが、通常ツール温度４００℃，ボン
ディング時間１秒程度のボンディングであれば、第１外
周部と同様な接合条件下にあると考えてよい。
［発明の効果］ 以上説明したように本発明によれば、従来のＴＡＢ法が
半導体チップの外周１列に配置された電極パッド上に形
成されたバンプ電極からのみ信号入出力端子を引き出せ
なかったが、本発明によるバンプ電極形成とリード接合
工程により、外周並列の電極パッド配置によるＴＡＢ化
を可能とし、飛躍的な電極接続数の増大、同一パッド数
に対して、内部素子領域外面積の大幅な縮小によるチッ
プサイズ自身の縮小を可能とし、ボードアッセンブリコ
ストの低減、回路システムにおいては、高密度実装によ
る配線長の短縮化による機能向上を計ることができる。
半導体チップの外周１列に配置された電極パッド上に形
成されたバンプ電極からのみ信号入出力端子を引き出せ
なかったが、本発明によるバンプ電極形成とリード接合
工程により、外周並列の電極パッド配置によるＴＡＢ化
を可能とし、飛躍的な電極接続数の増大、同一パッド数
に対して、内部素子領域外面積の大幅な縮小によるチッ
プサイズ自身の縮小を可能とし、ボードアッセンブリコ
ストの低減、回路システムにおいては、高密度実装によ
る配線長の短縮化による機能向上を計ることができる。
第１図は本発明の実施例の製造工程を示す断面図で、同
図(c)のみは同図(b)のパターン平面図、第２図は従来技
術の製造工程を示す断面図である。 １１……半導体基板、１３……金属薄膜層、１４……メ
ッキマスク、１７，１８……Auバンプ、１９１，１９２
……リード、２０……ボンディングツール。
図(c)のみは同図(b)のパターン平面図、第２図は従来技
術の製造工程を示す断面図である。 １１……半導体基板、１３……金属薄膜層、１４……メ
ッキマスク、１７，１８……Auバンプ、１９１，１９２
……リード、２０……ボンディングツール。
Claims (3)
- 【請求項１】半導体基板と、前記半導体基板の第１外周
部に形成される第１の電極パッドと、前記第１外周部よ
りも外側にある第２外周部に形成される第２の電極パッ
ドと、前記第１の電極パッド上に設けられる第１のバン
プと、前記第２の電極パッド上に設けられ、前記第１の
バンプよりも高さの低い第２のバンプと、前記第１のバ
ンプに接続される第１のリード及び前記第２のバンプに
接続される第２のリードを有し、前記第１のリードと前
記第２のリードの間隔は、前記第１のバンプと前記第２
のバンプの高さの差に概ね等しい絶縁基板とを備え、 前記第１のバンプの高さｈ１及び前記第２のバンプの高
さｈ２は、 Ｓ１×ｈ１＝Ｓ２×ｈ２＝一定 （但し、Ｓ１は、第１のバンプの底面積、Ｓ２は、第２
のバンプの底面積であり、Ｓ２＞Ｓ１を満たす。） の関係を有することを特徴とする半導体装置。 - 【請求項２】前記第１及び第２のバンプの少なくとも一
つは、前記半導体基板の内部素子領域上に設けられてい
ることを特徴とする特許請求の範囲第１項に記載の半導
体装置。 - 【請求項３】半導体基板上の第１外周部に第１の電極パ
ッドを形成すると共に前記第１外周部よりも外側にある
第２外周部に第２の電極パッドを形成する工程と、 前記半導体基板上に絶縁膜を形成する工程と、 前記第１の電極パッド上の絶縁膜に面積Ｓ１の開口部を
形成すると共に前記第２の電極パッド上の絶縁膜に面積
Ｓ２の開口部を形成する（但し、Ｓ２＞Ｓ１とする）工
程と、 電解メッキ法を用いて、前記絶縁膜をマスクにして、一
定条件下で前記第１及び第２の開口部に導電物を堆積さ
せ、面積Ｓ１の開口部に高さｈ１の第１のバンプを形成
すると共に面積Ｓ２の開口部に高さｈの第２のバンプを
形成する（但し、Ｓ１×ｈ１＝Ｓ２×ｈ２＝一定）工程
と、 前記絶縁膜を除去する工程と、 絶縁基板の第１のリードを前記第１のバンプに接続する
と共に前記絶縁基板の第２のリードを前記第２のバンプ
に接続する工程と を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252841A JPH0638417B2 (ja) | 1987-10-07 | 1987-10-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252841A JPH0638417B2 (ja) | 1987-10-07 | 1987-10-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0195539A JPH0195539A (ja) | 1989-04-13 |
| JPH0638417B2 true JPH0638417B2 (ja) | 1994-05-18 |
Family
ID=17242930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62252841A Expired - Fee Related JPH0638417B2 (ja) | 1987-10-07 | 1987-10-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638417B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173763A (en) * | 1991-02-11 | 1992-12-22 | International Business Machines Corporation | Electronic packaging with varying height connectors |
| JP3151219B2 (ja) | 1992-07-24 | 2001-04-03 | テツセラ，インコーポレイテッド | 取り外し自在のリード支持体を備えた半導体接続構成体およびその製造方法 |
| US5977618A (en) | 1992-07-24 | 1999-11-02 | Tessera, Inc. | Semiconductor connection components and methods with releasable lead support |
| AU7161596A (en) * | 1995-09-18 | 1997-04-09 | Tessera, Inc. | Microelectronic lead structures with dielectric layers |
| US6239384B1 (en) * | 1995-09-18 | 2001-05-29 | Tessera, Inc. | Microelectric lead structures with plural conductors |
| KR100541649B1 (ko) * | 2003-09-03 | 2006-01-11 | 삼성전자주식회사 | 테이프 배선 기판과 그를 이용한 반도체 칩 패키지 |
| JP2007329278A (ja) * | 2006-06-07 | 2007-12-20 | Oki Electric Ind Co Ltd | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133877A (en) * | 1978-04-07 | 1979-10-17 | Nec Corp | Semiconductor device |
| JPS556868A (en) * | 1978-06-29 | 1980-01-18 | Nec Corp | Semiconductor device |
| JPS5787145A (en) * | 1980-11-20 | 1982-05-31 | Seiko Epson Corp | Semiconductor device |
-
1987
- 1987-10-07 JP JP62252841A patent/JPH0638417B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0195539A (ja) | 1989-04-13 |
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