JPH0697663B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH0697663B2 JPH0697663B2 JP61002228A JP222886A JPH0697663B2 JP H0697663 B2 JPH0697663 B2 JP H0697663B2 JP 61002228 A JP61002228 A JP 61002228A JP 222886 A JP222886 A JP 222886A JP H0697663 B2 JPH0697663 B2 JP H0697663B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductive layer
- forming
- region
- diffusion barrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/221—Structures or relative sizes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/921—Structures or relative sizes of bond pads
- H10W72/923—Bond pads having multiple stacked layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/934—Cross-sectional shape, i.e. in side view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/941—Dispositions of bond pads
- H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding
Landscapes
- Wire Bonding (AREA)
- Electroplating Methods And Accessories (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はバンプ電極を有する半導体素子の製造方法に関
するものである。
するものである。
（従来の技術） 従来、半導体フリップチップ素子のハンダバンプ電極を
形成する方法としては、選択蒸着法、電気メッキ法およ
びハンダボール法、ハンダディップ法があり、例えば、
特公昭43-28735号公報あるいはphilip Tech,Rev vol 3
4′,74などにより知られている。
形成する方法としては、選択蒸着法、電気メッキ法およ
びハンダボール法、ハンダディップ法があり、例えば、
特公昭43-28735号公報あるいはphilip Tech,Rev vol 3
4′,74などにより知られている。
選択蒸着法は、蒸着時間が長いこと、蒸着膜厚の制御が
困難であること、ハンダボール法はバンプ電極の径を小
さくできないこと、ハンダディップ法はバンプ電極を高
くすることができないことの理由であまり採用されてい
ない。
困難であること、ハンダボール法はバンプ電極の径を小
さくできないこと、ハンダディップ法はバンプ電極を高
くすることができないことの理由であまり採用されてい
ない。
従来の電気メッキ法による半導体フリップチップ素子の
バンプ電極形成法の一例を第３図（ａ）〜第３図（ｈ）
に示す。まず第３図（ａ）に示すように、半導体基板１
上に形成されたフィールド酸化膜２の上のバンプを形成
すべき個所に、Al電極パッド３を形成し、さらにCVD法
にてパシベーション膜４を成長させた後、Al電極パッド
３上の膜４を除去しスルーホールを開孔する。
バンプ電極形成法の一例を第３図（ａ）〜第３図（ｈ）
に示す。まず第３図（ａ）に示すように、半導体基板１
上に形成されたフィールド酸化膜２の上のバンプを形成
すべき個所に、Al電極パッド３を形成し、さらにCVD法
にてパシベーション膜４を成長させた後、Al電極パッド
３上の膜４を除去しスルーホールを開孔する。
次に第３図（ｂ）に示すようにAl-Ni合金層５、Ni層６
を順次蒸着する。
を順次蒸着する。
次に、第３図（ｃ）に示すようにレジストなどにてマス
キングを行って、バンプ電極が形成される個所以外のNi
層６をエッチングしてAl-Ni合金層５の一部を露出させ
る。
キングを行って、バンプ電極が形成される個所以外のNi
層６をエッチングしてAl-Ni合金層５の一部を露出させ
る。
次に、第３図（ｄ）に示すように、Al-Ni合金層５が露
出された個所において、通常のホトリソ工程により、レ
ジスト７にてバンプ電極が形成される個所以外を覆う。
出された個所において、通常のホトリソ工程により、レ
ジスト７にてバンプ電極が形成される個所以外を覆う。
次に第３図（ｅ）に示すように、Al-Ni合金層５を電流
の導通層として、電気メッキ法により、銅メッキ層８を
メッキする。この銅メッキ層８は通常10μｍ程度の厚さ
である。
の導通層として、電気メッキ法により、銅メッキ層８を
メッキする。この銅メッキ層８は通常10μｍ程度の厚さ
である。
その後、第３図（ｆ）に示すように、ハンダメッキを行
ないハンダメッキ層９のバンプ電極を形成する。このハ
ンダの厚さは、40〜60μｍ程度である。
ないハンダメッキ層９のバンプ電極を形成する。このハ
ンダの厚さは、40〜60μｍ程度である。
次に、第３図（ｇ）に示すように、メッキ用のレジスト
７を溶剤で除去した後、露出したAl-Ni合金層５をエッ
チングする。
７を溶剤で除去した後、露出したAl-Ni合金層５をエッ
チングする。
最後に、第３図（ｈ）に示すように、通常200〜350℃の
温度でハンダメッキ層９を溶解させて、台状のバンプ電
極を球状にさせる。
温度でハンダメッキ層９を溶解させて、台状のバンプ電
極を球状にさせる。
ここで中間金属Al-Ni合金層５はフィールド酸化膜２お
よびAl電極パッド３への密着金属で、中間金属層である
Ni層６および銅メッキ層８は、Al電極パッド３とハンダ
層９との相互拡散を防止する拡散バリヤ層である。
よびAl電極パッド３への密着金属で、中間金属層である
Ni層６および銅メッキ層８は、Al電極パッド３とハンダ
層９との相互拡散を防止する拡散バリヤ層である。
以下Ni層６及び／或は銅メッキ層８を拡散バリヤ層と呼
ぶこともある。
ぶこともある。
（発明が解決しようとする問題点） しかしながら、第３図（ｇ）に示すAl-Ni合金層５を除
去する工程において銅メッキ層８が一緒にエッチングさ
れてしまう欠点があった。銅メッキ層８がエッチングさ
れると、バンプ電極９のSi基板への密着強度の低下、さ
らにはバンプ電極９がSi基板から剥離してしまう現象が
見られ、ボンディングの信頼性上好ましくない。
去する工程において銅メッキ層８が一緒にエッチングさ
れてしまう欠点があった。銅メッキ層８がエッチングさ
れると、バンプ電極９のSi基板への密着強度の低下、さ
らにはバンプ電極９がSi基板から剥離してしまう現象が
見られ、ボンディングの信頼性上好ましくない。
以上は第３図に示したように、ハンダバンプ電極の形成
法としてAl/-Ni-Cu-Pb/Snの金属構成を例示したが、そ
の他の代表的金属構成としてTi-Cu-Ni-Pb/Sn、Cr-Cu-Ni
-Pb/Sn等があるがいずれの場合にも拡散バリヤー層とし
て、銅及び／あるいはニッケル層の存在が必要でこれら
の拡散バリヤー層としての銅及び／あるいは、ニッケル
は、メッキのための電流パス層（カレント・フィルム）
ここではAl-Ni合金層５をエッチングするエッチャン
ト、即ち酸に対して非常にエッチングされやすく、いず
れの金属構成のバンプ電極でもバンプ電極９のSi基板へ
の密着強度の低下を起こし、ボンディングの信頼性の上
から好ましいものではなかった。
法としてAl/-Ni-Cu-Pb/Snの金属構成を例示したが、そ
の他の代表的金属構成としてTi-Cu-Ni-Pb/Sn、Cr-Cu-Ni
-Pb/Sn等があるがいずれの場合にも拡散バリヤー層とし
て、銅及び／あるいはニッケル層の存在が必要でこれら
の拡散バリヤー層としての銅及び／あるいは、ニッケル
は、メッキのための電流パス層（カレント・フィルム）
ここではAl-Ni合金層５をエッチングするエッチャン
ト、即ち酸に対して非常にエッチングされやすく、いず
れの金属構成のバンプ電極でもバンプ電極９のSi基板へ
の密着強度の低下を起こし、ボンディングの信頼性の上
から好ましいものではなかった。
即ち、これらの欠点は異種の金属の連続メッキを行っ
て、第３図（ｇ）に示されるレジスト除去工程で、最初
にメッキされる可溶性金属が直接露出されるためであ
る。
て、第３図（ｇ）に示されるレジスト除去工程で、最初
にメッキされる可溶性金属が直接露出されるためであ
る。
（問題を解決するための手段） 本発明は前記問題を解決するために拡散バリヤを成す銅
メッキ層８とハンダ層９を連続的にメッキを行わないで
銅メッキ層８の工程終了後、ハンダ層の選択被覆のため
のホトリソをこの拡散バリヤ層6,8の外周に行うことに
よって、拡散バリア層側壁外周部にレジスト除去工程に
おいて、この拡散バリヤ層6,8の側壁外周部が露出しな
いようにしたものである。
メッキ層８とハンダ層９を連続的にメッキを行わないで
銅メッキ層８の工程終了後、ハンダ層の選択被覆のため
のホトリソをこの拡散バリヤ層6,8の外周に行うことに
よって、拡散バリア層側壁外周部にレジスト除去工程に
おいて、この拡散バリヤ層6,8の側壁外周部が露出しな
いようにしたものである。
（作用） 上記製造方法に従うと、拡散バリア層の側壁外周部に形
成された孔内にハンダメッキ層が充填され、拡散バリア
層は頂面及び側壁が全てハンダメッキ層で覆れるのでメ
ッキ通電用の一電極を成すAl-Ni層のエッチング時にこ
のAl-Ni層のエッチャントで浸食されることがない。
成された孔内にハンダメッキ層が充填され、拡散バリア
層は頂面及び側壁が全てハンダメッキ層で覆れるのでメ
ッキ通電用の一電極を成すAl-Ni層のエッチング時にこ
のAl-Ni層のエッチャントで浸食されることがない。
（実施例） 以下、この発明の半導体素子の製造方法の実施例につい
て第１図（ｉ）〜（ｌ）の工程断面図に基づき説明す
る。なお、銅メッキ層８のメッキ工程までは従来の製造
方法第３図（ａ）〜第３図（ｅ）と同一であるので、そ
の製法の説明は割愛する。
て第１図（ｉ）〜（ｌ）の工程断面図に基づき説明す
る。なお、銅メッキ層８のメッキ工程までは従来の製造
方法第３図（ａ）〜第３図（ｅ）と同一であるので、そ
の製法の説明は割愛する。
さて、第１図（ｉ）に示すように、銅メッキ層８が終了
した後、このメッキのためのレジスト７を全て除去し、
Ni層６及び銅メッキ層８の側壁外周部10が露出するよう
に再度他の部分をレジスト11で被覆する。この結果孔10
aが側壁外周部に形成される。
した後、このメッキのためのレジスト７を全て除去し、
Ni層６及び銅メッキ層８の側壁外周部10が露出するよう
に再度他の部分をレジスト11で被覆する。この結果孔10
aが側壁外周部に形成される。
次に第１図（ｊ）に示すようにハンダメッキを行ない、
ハンダメッキ層９によるバンプ電極を形成してNi層６及
び銅メッキ層８の側壁外周部10の孔10a内もこのハンダ
メッキ層９で満たされる。
ハンダメッキ層９によるバンプ電極を形成してNi層６及
び銅メッキ層８の側壁外周部10の孔10a内もこのハンダ
メッキ層９で満たされる。
次に第１図（ｋ）に示すようにハンダ層９のメッキのた
めのレジスト11を溶剤で除去した後、Al-Ni合金層５を
エッチングする。このエッチング工程ではNi層６及び銅
メッキ層８の頂面及び側面はハンダメッキ層９で全て覆
われているためAl-Ni合金層５のエッチャントで浸され
ることはない。
めのレジスト11を溶剤で除去した後、Al-Ni合金層５を
エッチングする。このエッチング工程ではNi層６及び銅
メッキ層８の頂面及び側面はハンダメッキ層９で全て覆
われているためAl-Ni合金層５のエッチャントで浸され
ることはない。
最後に第１図（ｌ）に示すように、通常200〜350℃の温
度でハンダメッキ層９を溶解させて台状のバンプ電極を
球状にさせる。
度でハンダメッキ層９を溶解させて台状のバンプ電極を
球状にさせる。
以上のように本発明の半導体素子の製造方法では、半導
体工業に使われる金属用のエッチャント例えば酸に対し
て可溶性である拡散バリヤ層のメッキ工程後、そのレジ
ストを除去し、再度この拡散バリヤ層の外周に対してホ
トリソ工程を行ない、拡散バリヤ層の全ての面をハンダ
メッキ層９で覆うようにハンダメッキを行ない、メッキ
のための電流パス層（カレント・フィルム）ここではAl
-Ni合金層５をエッチングする時に、拡散バリヤ層がエ
ッチングされないようにしたものである。
体工業に使われる金属用のエッチャント例えば酸に対し
て可溶性である拡散バリヤ層のメッキ工程後、そのレジ
ストを除去し、再度この拡散バリヤ層の外周に対してホ
トリソ工程を行ない、拡散バリヤ層の全ての面をハンダ
メッキ層９で覆うようにハンダメッキを行ない、メッキ
のための電流パス層（カレント・フィルム）ここではAl
-Ni合金層５をエッチングする時に、拡散バリヤ層がエ
ッチングされないようにしたものである。
次に第２の実施例を第２図（ｍ）〜（ｐ）の工程断面図
を用いて説明する。なおAl-Ni合金層５の一部を除去す
る工程、即ち第３図（ｃ）工程までは従来の製造方法と
同一であるので、その説明は割愛する。
を用いて説明する。なおAl-Ni合金層５の一部を除去す
る工程、即ち第３図（ｃ）工程までは従来の製造方法と
同一であるので、その説明は割愛する。
さて、第２図（ｍ）は第３図（ｄ）に対応してレジスト
７にて、拡散バリヤとなる銅メッキ層８のためのホトリ
ソを行うが、ここでの実施例ではレジストにボジタイプ
のレジスト7aを使う。
７にて、拡散バリヤとなる銅メッキ層８のためのホトリ
ソを行うが、ここでの実施例ではレジストにボジタイプ
のレジスト7aを使う。
次に第２図（ｎ）に示されるように銅メッキ層８をレジ
スト7aの厚さの範囲以内でメッキする。次に第２図
（ｏ）に示すように拡散バリヤ層6,8の側壁外周部10の
レジスト7aが露光されるようにマスク部材12でマスクし
第２図（ｐ）に示すように現像すると側壁外周部10に孔
10aが形成される。以下の工程は第１図（ｊ）以後の工
程に対応するので図の提示は省略する。
スト7aの厚さの範囲以内でメッキする。次に第２図
（ｏ）に示すように拡散バリヤ層6,8の側壁外周部10の
レジスト7aが露光されるようにマスク部材12でマスクし
第２図（ｐ）に示すように現像すると側壁外周部10に孔
10aが形成される。以下の工程は第１図（ｊ）以後の工
程に対応するので図の提示は省略する。
第２の実施例では第１の実施例で見られたように、
（ｉ）工程でレジスト７を除去し再度レジスト11を形成
する事なく行うことができる。
（ｉ）工程でレジスト７を除去し再度レジスト11を形成
する事なく行うことができる。
（発明の効果） 以上詳細に説明したように銅メッキ層８の工程終了後ハ
ンダ層９のためのホトリソを、このNi層６及び銅メッキ
層８の外周に行う事によって、レジスト除去工程におい
てこの拡散バリヤ層6,8が露出しないようにしたもので
ある。その結果メッキのための電流パス層（ここではAl
-Ni層５）をエッチングする際、この拡散バリヤ層6,8
は、エッチングされなくなる。従ってバンプ電極のシリ
コン基板への密着強度も低下することなく高歩留りで、
高信頼性のバンプ電極プロセスが可能となる。また高信
頼性のバリヤ効果を示し、基板へのフリップ・チップボ
ンディングの信頼性を向上させることができる。
ンダ層９のためのホトリソを、このNi層６及び銅メッキ
層８の外周に行う事によって、レジスト除去工程におい
てこの拡散バリヤ層6,8が露出しないようにしたもので
ある。その結果メッキのための電流パス層（ここではAl
-Ni層５）をエッチングする際、この拡散バリヤ層6,8
は、エッチングされなくなる。従ってバンプ電極のシリ
コン基板への密着強度も低下することなく高歩留りで、
高信頼性のバンプ電極プロセスが可能となる。また高信
頼性のバリヤ効果を示し、基板へのフリップ・チップボ
ンディングの信頼性を向上させることができる。
第１図（ｉ）〜（ｌ）は本発明の第１の実施例を示す半
導体素子の製造方法の工程断面図、第２図（ｍ）〜
（ｐ）は本発明の第２の実施例を示す半導体素子の製造
方法の工程断面図、第３図（ａ）〜（ｈ）は従来のバン
プ電極形成法の工程断面図である。 １……半導体基板、２……フィールド酸化膜、３……Al
電極パッド、４……パシベーション膜、５……Al-Ni合
金層、６……Ni層、７……レジスト、7a……ポジ形レジ
スト、８……銅メッキ層、９……ハンダメッキ層、10…
…側壁外周部、10a……孔、11……レジスト、12……マ
スク部材。
導体素子の製造方法の工程断面図、第２図（ｍ）〜
（ｐ）は本発明の第２の実施例を示す半導体素子の製造
方法の工程断面図、第３図（ａ）〜（ｈ）は従来のバン
プ電極形成法の工程断面図である。 １……半導体基板、２……フィールド酸化膜、３……Al
電極パッド、４……パシベーション膜、５……Al-Ni合
金層、６……Ni層、７……レジスト、7a……ポジ形レジ
スト、８……銅メッキ層、９……ハンダメッキ層、10…
…側壁外周部、10a……孔、11……レジスト、12……マ
スク部材。
Claims (5)
- 【請求項１】半導体基板の主表面上の第１の領域に第１
の導電層を形成する工程と、 前記主表面上と前記第１の導電層上に第２の導電層を形
成する工程と、 前記第１の領域に対応する前記第２の導電層上に拡散バ
リア層を形成する工程と、 前記拡散バリア層上及び側面に形成され、前記第１の領
域を囲む前記主表面上の第２の領域に対応する前記第２
の導電層上で終端するバンプ電極となる第３の導電層を
形成する工程と、 前記第３の導電層をマスクとして前記第３の導電層で覆
われていない前記第２の導電層を選択的に除去する工程
とを有することを特徴とする半導体素子の製造方法。 - 【請求項２】前記半導体基板の前記主表面上に第１の絶
縁膜を形成する工程と、 前記主表面上の第１の領域に対応する前記第１の絶縁膜
上に前記第１の導電層を形成する工程と、 前記第１の導電層上面の所定部に開孔部を有する第２の
絶縁膜を前記第１の絶縁膜上に形成する工程と、 前記第１の導電層上及び前記第２の絶縁膜上に前記第２
の導電層を形成する工程とを含むことを特徴とする特許
請求の範囲第１項記載の半導体素子の製造方法。 - 【請求項３】上記第２の導電層を選択的に除去する工程
後、前記第２の導電層を加熱してバンプ電極を形成する
工程とを含むことを特徴とする特許請求の範囲第１項記
載の半導体素子の製造方法。 - 【請求項４】前記第１の導電層を電極パッドとし、前記
第２の導電層を電流パス層とすることを特徴とする特許
請求の範囲第１項記載の半導体素子の製造方法。 - 【請求項５】上記第３の導電層の形成工程は、前記第２
の領域を囲む前記主表面上の第３の領域に対応する前記
第２の導電層上にマスク部材を選択的に形成する工程
と、 前記拡散バリア層の側面と前記マスク部材の側面と前記
第２の領域に対応する前記第２の導電層の上面から成る
開孔部に前記第３の導電層を充填する工程とを含むこと
を特徴とする特許請求の範囲第１項記載の半導体素子の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002228A JPH0697663B2 (ja) | 1986-01-10 | 1986-01-10 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002228A JPH0697663B2 (ja) | 1986-01-10 | 1986-01-10 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62160744A JPS62160744A (ja) | 1987-07-16 |
| JPH0697663B2 true JPH0697663B2 (ja) | 1994-11-30 |
Family
ID=11523498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61002228A Expired - Fee Related JPH0697663B2 (ja) | 1986-01-10 | 1986-01-10 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697663B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5413707B2 (ja) * | 2005-06-06 | 2014-02-12 | Ｄｏｗａエレクトロニクス株式会社 | 金属−セラミック複合基板及びその製造方法 |
| TWI445147B (zh) | 2009-10-14 | 2014-07-11 | 日月光半導體製造股份有限公司 | 半導體元件 |
| TW201113962A (en) | 2009-10-14 | 2011-04-16 | Advanced Semiconductor Eng | Chip having metal pillar structure |
| TWI478303B (zh) | 2010-09-27 | 2015-03-21 | 日月光半導體製造股份有限公司 | 具有金屬柱之晶片及具有金屬柱之晶片之封裝結構 |
| US8884443B2 (en) | 2012-07-05 | 2014-11-11 | Advanced Semiconductor Engineering, Inc. | Substrate for semiconductor package and process for manufacturing |
| US8686568B2 (en) | 2012-09-27 | 2014-04-01 | Advanced Semiconductor Engineering, Inc. | Semiconductor package substrates having layered circuit segments, and related methods |
-
1986
- 1986-01-10 JP JP61002228A patent/JPH0697663B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62160744A (ja) | 1987-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5492235A (en) | Process for single mask C4 solder bump fabrication | |
| US3952404A (en) | Beam lead formation method | |
| KR920005699B1 (ko) | 반도체 장치 | |
| US6613663B2 (en) | Method for forming barrier layers for solder bumps | |
| JPS6149819B2 (ja) | ||
| JP2785338B2 (ja) | 半導体装置の製造方法 | |
| JPH0697663B2 (ja) | 半導体素子の製造方法 | |
| JPH02253628A (ja) | 半導体装置の製造方法 | |
| JPH02224336A (ja) | 半導体装置の製造方法 | |
| JP2730492B2 (ja) | 半導体装置 | |
| JPS6112047A (ja) | 半導体装置の製造方法 | |
| JPH0465832A (ja) | 半導体装置の製造方法 | |
| CN1103119C (zh) | 用于单掩膜c4焊料凸点制造的方法 | |
| JPS5950544A (ja) | 多層配線の形成方法 | |
| JP3506686B2 (ja) | 半導体装置の製造方法 | |
| JPH04217323A (ja) | 半導体装置用バンプ電極の製造方法 | |
| JPH0590271A (ja) | バンプ電極形成方法 | |
| JP3308882B2 (ja) | 半導体装置の電極構造の製造方法 | |
| JPH01238044A (ja) | 半導体装置 | |
| JPS61225839A (ja) | バンプ電極の形成方法 | |
| JPH01187949A (ja) | 半導体装置の製造方法 | |
| JPS6059742B2 (ja) | 半導体装置およびその製造方法 | |
| JPS60224248A (ja) | 半導体装置の製造方法 | |
| JPH03190240A (ja) | 半導体装置の製造方法 | |
| JPH05335315A (ja) | 電極の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |