JPH0638431B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0638431B2 JPH0638431B2 JP61143386A JP14338686A JPH0638431B2 JP H0638431 B2 JPH0638431 B2 JP H0638431B2 JP 61143386 A JP61143386 A JP 61143386A JP 14338686 A JP14338686 A JP 14338686A JP H0638431 B2 JPH0638431 B2 JP H0638431B2
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- resist layer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特に化合物半
導体からなる半導体装置の製造方法に関する。
導体からなる半導体装置の製造方法に関する。
近年、半導体装置の高性能化が進み、Ka帯（26.5〜40GH
z）やＵ帯（40〜60GHz）で動作する半導体装置が出現
し、半導体装置に寄生するパラメータの制約がきびしく
なっている。特に、近年低雑音化のためゲート長の縮小
がはかられるようになって来ているが、ゲート長の縮小
は半面、ゲート抵抗の増加となり、低雑音化の障害とな
っている。
z）やＵ帯（40〜60GHz）で動作する半導体装置が出現
し、半導体装置に寄生するパラメータの制約がきびしく
なっている。特に、近年低雑音化のためゲート長の縮小
がはかられるようになって来ているが、ゲート長の縮小
は半面、ゲート抵抗の増加となり、低雑音化の障害とな
っている。
以下、説明を簡単にするため半導体としては砒化ガリウ
ム（GaAs）、半導体装置としては、ショットキーゲート
構造のＭＥＳ・ＦＥＴを例にして具体的に説明する。
ム（GaAs）、半導体装置としては、ショットキーゲート
構造のＭＥＳ・ＦＥＴを例にして具体的に説明する。
J.M.MoranとD.Maydanは１９７９年発行のジョーナル・
オブ・バキューム・サイエンス・アンド・テクノロジー
（Journal of Vacuum Science and Technology）の１６
２０頁に第２図（ａ）〜（ｃ）に示すように、ゲート寄
生抵抗を低減する工夫をしたGaAs・ＭＥＳ・ＦＥＴのゲ
ート部分の製法を示している。第２図（ａ）に示すよう
に、GaAs基板１１上に樹脂層１２を充分厚く塗布し、つ
いで塗布性SiO2中間層１３を設け、さらにその上にレジ
スト層１４を設ける。次に、第２図（ｂ）に示すよう
に、レジスト層１４を露光現象し、エッチングにより中
間層１３に所定のパターンを形成し、さらにエッチング
により、樹脂層１２を中間層１３のパターンより大きい
開口寸法を有するように除去した後、露呈したGaAs層１
１をエッチングし、前記GaAs基板１１の法線方向からＡ
層１５を蒸着する。次に、第２図（ｃ）に示すよう
に、樹脂層を除去すればゲート電極が形成できる。
オブ・バキューム・サイエンス・アンド・テクノロジー
（Journal of Vacuum Science and Technology）の１６
２０頁に第２図（ａ）〜（ｃ）に示すように、ゲート寄
生抵抗を低減する工夫をしたGaAs・ＭＥＳ・ＦＥＴのゲ
ート部分の製法を示している。第２図（ａ）に示すよう
に、GaAs基板１１上に樹脂層１２を充分厚く塗布し、つ
いで塗布性SiO2中間層１３を設け、さらにその上にレジ
スト層１４を設ける。次に、第２図（ｂ）に示すよう
に、レジスト層１４を露光現象し、エッチングにより中
間層１３に所定のパターンを形成し、さらにエッチング
により、樹脂層１２を中間層１３のパターンより大きい
開口寸法を有するように除去した後、露呈したGaAs層１
１をエッチングし、前記GaAs基板１１の法線方向からＡ
層１５を蒸着する。次に、第２図（ｃ）に示すよう
に、樹脂層を除去すればゲート電極が形成できる。
上述した従来技術では、ゲート長0.2μｍで高さ方向に
高く抵抗の小さいゲート形成が可能であるが、さらにゲ
ート長が0.1μｍ以下のものを形成しようとすると、ゲ
ート金属蒸着時にゲート金属が中間層開口部に付着し、
ゲート長を短くするに従って、ゲート抵抗を小さくする
ことができなくなる。
高く抵抗の小さいゲート形成が可能であるが、さらにゲ
ート長が0.1μｍ以下のものを形成しようとすると、ゲ
ート金属蒸着時にゲート金属が中間層開口部に付着し、
ゲート長を短くするに従って、ゲート抵抗を小さくする
ことができなくなる。
本出願人はこれらの問題点を改善する方法を検討し、Γ
（ガンマ）形の断面のゲート電極を有するＭＥＳ・ＦＥ
Ｔを開発し特願昭６０−０６１３３１号として出願し
た。このゲート電極上部の突出は片側のみとすることが
出来るので、従来問題となっていたゲート寄生抵抗を小
さくすると共にゲート・ソース間フリンジング容量を低
減できる特徴がある。しかし従来の製造方法では片側の
みの突出のゲート電極の形成は困難でソース・ゲート間
の距離をより小さくすることが困難でありフリンジング
容量を大幅に減少させることが出来なかった。
（ガンマ）形の断面のゲート電極を有するＭＥＳ・ＦＥ
Ｔを開発し特願昭６０−０６１３３１号として出願し
た。このゲート電極上部の突出は片側のみとすることが
出来るので、従来問題となっていたゲート寄生抵抗を小
さくすると共にゲート・ソース間フリンジング容量を低
減できる特徴がある。しかし従来の製造方法では片側の
みの突出のゲート電極の形成は困難でソース・ゲート間
の距離をより小さくすることが困難でありフリンジング
容量を大幅に減少させることが出来なかった。
本発明の目的は、このような従来技術の欠点を除去し、
上記従来技術の良い点を保持したままで、ゲート抵抗を
減少させ、ゲート・ソース間のフリンジング容量を減少
させ、なおかつ0.25μｍ以下の微細なゲート長をもつゲ
ート電極を形成し、高周波特性を向上させたところの化
合物半導体からなる半導体装置の製造方法を提供するこ
とにある。
上記従来技術の良い点を保持したままで、ゲート抵抗を
減少させ、ゲート・ソース間のフリンジング容量を減少
させ、なおかつ0.25μｍ以下の微細なゲート長をもつゲ
ート電極を形成し、高周波特性を向上させたところの化
合物半導体からなる半導体装置の製造方法を提供するこ
とにある。
本発明の半導体装置の製造方法は、半導体基板上に順次
有機又は無機絶縁層と、第１のレジスト層と、酸化シリ
コン又は窒化シリコン又は多結晶シリコン又はアルミニ
ウム等の金属の薄い中間層と、第２のレジスト層とを設
ける工程と、前記第２のレジスト層を露光・現像し開口
部を有するパターンを形成し、該パターンを用いてエッ
チングし前記中間層に所定のパターンを設け、さらにエ
ッチングして第１のレジスト層に開口し前記有機又は無
機絶縁層を露出させ、さらにエッチングして半導体基板
表面を露出させる工程と、該露出した半導体基板表面を
エッチング又は表面処理をする工程と、第３のレジスト
層を塗布し、第３及び第１のレジスト層を露光・現像し
パターンを形成している第１のレジスト層より上を片側
除去する工程と、上方より方向性のある被着方法によっ
て電極金属層を露出した前記半導体基板上、有機又は無
機絶縁層および中間層上に被着する工程と、不要な電極
金属層を除去し、次いで中間層と第１のレジスト層及び
有機又は無機の絶縁層を除去する工程とを含んで構成さ
れる。
有機又は無機絶縁層と、第１のレジスト層と、酸化シリ
コン又は窒化シリコン又は多結晶シリコン又はアルミニ
ウム等の金属の薄い中間層と、第２のレジスト層とを設
ける工程と、前記第２のレジスト層を露光・現像し開口
部を有するパターンを形成し、該パターンを用いてエッ
チングし前記中間層に所定のパターンを設け、さらにエ
ッチングして第１のレジスト層に開口し前記有機又は無
機絶縁層を露出させ、さらにエッチングして半導体基板
表面を露出させる工程と、該露出した半導体基板表面を
エッチング又は表面処理をする工程と、第３のレジスト
層を塗布し、第３及び第１のレジスト層を露光・現像し
パターンを形成している第１のレジスト層より上を片側
除去する工程と、上方より方向性のある被着方法によっ
て電極金属層を露出した前記半導体基板上、有機又は無
機絶縁層および中間層上に被着する工程と、不要な電極
金属層を除去し、次いで中間層と第１のレジスト層及び
有機又は無機の絶縁層を除去する工程とを含んで構成さ
れる。
本発明の半導体装置の製造方法は、多層レジスト構造を
用いて段差などによる前工程のゲート形成への影響を小
さくし、半導体基板表面のエッチングあるいは表面処理
領域と、半導体表面とゲート電極が接する寸法（ゲート
長）を決定し、レジスト層の露光現像による片側除去お
よび金属の方向性被着法により、Γ（ガンマ）形の断面
を有し、しかもその電極上部の突出が片側のみとするこ
とが可能であることに特徴がある。
用いて段差などによる前工程のゲート形成への影響を小
さくし、半導体基板表面のエッチングあるいは表面処理
領域と、半導体表面とゲート電極が接する寸法（ゲート
長）を決定し、レジスト層の露光現像による片側除去お
よび金属の方向性被着法により、Γ（ガンマ）形の断面
を有し、しかもその電極上部の突出が片側のみとするこ
とが可能であることに特徴がある。
かくして本発明によれば、特に問題となるゲート寄生抵
抗と、ゲート・ソース間フリンジング容量を低減でき、
かつ、0.2μｍ以下のゲート長をもつ半導体装置を得る
ことができる。
抗と、ゲート・ソース間フリンジング容量を低減でき、
かつ、0.2μｍ以下のゲート長をもつ半導体装置を得る
ことができる。
次に、本発明の実施例について図面を参照して説明す
る。第１図（ａ）〜（ｆ）は本発明の一実施例の半導体
装置の製造方法を説明するために工程順に示した素子の
ゲート部分の断面図である。
る。第１図（ａ）〜（ｆ）は本発明の一実施例の半導体
装置の製造方法を説明するために工程順に示した素子の
ゲート部分の断面図である。
本実施例においては説明の都合上GaAs・ＭＥＳ・ＦＥＴ
について説明する。
について説明する。
まず第１図（ａ）に示すように、半導体GaAs基板１の上
に厚さ１０００Åの樹脂層２（例えばホトレジストを塗
布し、２５０℃で窒素ガス中にて１時間ベークしたも
の）を設け、次に厚さ１μｍの第１のレジスト層３（例
えばＰＭＭＡ）を設け、次に厚さ１０００Å程度の塗布
性SiO2層４（例えばケイ素化合物をアルコール等の有機
溶剤に溶解したものを回転塗布し、ベークしたもの）を
設け中間層とし、さらに、その上にパターニングのため
の第２のレジスト層５（例えば、ＰＭＭＡ）を設ける。
に厚さ１０００Åの樹脂層２（例えばホトレジストを塗
布し、２５０℃で窒素ガス中にて１時間ベークしたも
の）を設け、次に厚さ１μｍの第１のレジスト層３（例
えばＰＭＭＡ）を設け、次に厚さ１０００Å程度の塗布
性SiO2層４（例えばケイ素化合物をアルコール等の有機
溶剤に溶解したものを回転塗布し、ベークしたもの）を
設け中間層とし、さらに、その上にパターニングのため
の第２のレジスト層５（例えば、ＰＭＭＡ）を設ける。
次いで、第１図（ｂ）に示すようにレジスト層５を露
光，現像処理して0.25μｍ幅の細長いパターンを形成
し、そのレジストパターンをマスクにして四弗化炭素
（CF4）ガスと水素（H2）ガスの混合ガスを用いた反応
性スパッタエッチングを行なうことにより、SiO2層４を
エッチングし、次いで酸素ガスを用いた反応性エッチン
グの手段を用いてレジスト層３及び樹脂層２をエッチン
グし、同時にレジスト層５をエッチング除去する。この
レジスト層３及び樹脂層２のエッチングで用いた酸素ガ
スによるドライエッチングでは、SiO2層４はほとんどエ
ッチングされない。
光，現像処理して0.25μｍ幅の細長いパターンを形成
し、そのレジストパターンをマスクにして四弗化炭素
（CF4）ガスと水素（H2）ガスの混合ガスを用いた反応
性スパッタエッチングを行なうことにより、SiO2層４を
エッチングし、次いで酸素ガスを用いた反応性エッチン
グの手段を用いてレジスト層３及び樹脂層２をエッチン
グし、同時にレジスト層５をエッチング除去する。この
レジスト層３及び樹脂層２のエッチングで用いた酸素ガ
スによるドライエッチングでは、SiO2層４はほとんどエ
ッチングされない。
次いで、第１図（ｃ）に示すように、中間層４上全面に
第３のレジスト６（例えばシップレイ社製ホトレジスト
ＡＺ−２４００）を塗布し、開口部を端に含まないよう
に第３のレジスト層６を露光現像し、中間層４を露呈し
CF4ガスとH2ガスの混合ガスによる反応性ガスあるいは
プラズマエッチングにより前記中間層４を除去し、さら
に現像することによりレジスト層３が除去され、結果と
して片側の、この場合、右側の第１のレジスト層３中間
層４が除去される。ついで、先に露出した半導体表面を
ウェットエッチングあるいはドライエッチングで溝を形
成するか、又は表面処理を行なう。
第３のレジスト６（例えばシップレイ社製ホトレジスト
ＡＺ−２４００）を塗布し、開口部を端に含まないよう
に第３のレジスト層６を露光現像し、中間層４を露呈し
CF4ガスとH2ガスの混合ガスによる反応性ガスあるいは
プラズマエッチングにより前記中間層４を除去し、さら
に現像することによりレジスト層３が除去され、結果と
して片側の、この場合、右側の第１のレジスト層３中間
層４が除去される。ついで、先に露出した半導体表面を
ウェットエッチングあるいはドライエッチングで溝を形
成するか、又は表面処理を行なう。
次いで、第１図（ｄ）に示すように上面からＡ層７を
垂直方向から全面被着（厚さは任意だが第１のレジスト
層３より薄くする。この場合、１μｍ以下）する。
垂直方向から全面被着（厚さは任意だが第１のレジスト
層３より薄くする。この場合、１μｍ以下）する。
次いで、第１図（ｅ）に示すように、全面に第４レジス
ト層８（例えばホトレジストシップレイ社製ＡＺ−１４
００−１７）を塗布し、露光現像し、ゲート部以外のＡ
層７を露出させた後、６０℃のリン酸によりＡ層７
をエッチング除去する。
ト層８（例えばホトレジストシップレイ社製ＡＺ−１４
００−１７）を塗布し、露光現像し、ゲート部以外のＡ
層７を露出させた後、６０℃のリン酸によりＡ層７
をエッチング除去する。
次いで、第１図（ｆ）に示すように、O2ガスにより第３
のレジスト層６を、そしてCF4とH2の混合ガスにより中
間層４を除去し、ついでO2ガスによる反応性エッチング
及びプラズマエッチングにより第１及び第３のレジスト
層３，６と樹脂層２が除去され、同時に不要部のゲート
金属Ａ層７も除去されることにより、図示のようなGa
As・ＭＥＳ・ＦＥＴのゲート部断面構造が得られる。
のレジスト層６を、そしてCF4とH2の混合ガスにより中
間層４を除去し、ついでO2ガスによる反応性エッチング
及びプラズマエッチングにより第１及び第３のレジスト
層３，６と樹脂層２が除去され、同時に不要部のゲート
金属Ａ層７も除去されることにより、図示のようなGa
As・ＭＥＳ・ＦＥＴのゲート部断面構造が得られる。
以上の工程により得られた本実施例のＭＥＳ・ＦＥＴは
GaAs基板１の上にゲート電極７が断面としてΓ（ガン
マ）形をし、そのゲート電極の突出が片端のみの構造を
有している。なおゲート電極のＡ層とGaAs基板１が接
している部分がショットキー接合をしており、ゲート電
極の左側にソース電極が形成されることにより目的を達
成できる。なお上記実施例の説明の中で、特定の物質、
厚さを述べた。これは説明の便宜のためであり、たとえ
ばゲート金属はＡ層７でなくとも半導体基板と良好な
ショットキー特性をもつ金属あるいは多層構造が使用可
能である。また第１のレジスト層３の厚さもゲート金属
となるＡ層７より厚く制御されたものであればよい。
又、中間層４も塗布性SiO2でなくとも、薄い金属膜であ
ってもよく、このときは、樹脂層２に樹脂の代わりに塗
布性SiO2を使用することもできる。
GaAs基板１の上にゲート電極７が断面としてΓ（ガン
マ）形をし、そのゲート電極の突出が片端のみの構造を
有している。なおゲート電極のＡ層とGaAs基板１が接
している部分がショットキー接合をしており、ゲート電
極の左側にソース電極が形成されることにより目的を達
成できる。なお上記実施例の説明の中で、特定の物質、
厚さを述べた。これは説明の便宜のためであり、たとえ
ばゲート金属はＡ層７でなくとも半導体基板と良好な
ショットキー特性をもつ金属あるいは多層構造が使用可
能である。また第１のレジスト層３の厚さもゲート金属
となるＡ層７より厚く制御されたものであればよい。
又、中間層４も塗布性SiO2でなくとも、薄い金属膜であ
ってもよく、このときは、樹脂層２に樹脂の代わりに塗
布性SiO2を使用することもできる。
又、Ａ層７を蒸着する際に斜目蒸着法を用いれば（第
２図ｄ）、ゲート長をさらに小さくすることも可能であ
る。
２図ｄ）、ゲート長をさらに小さくすることも可能であ
る。
以上、詳細説明したとおり、本発明によれば上記構成に
より、短いゲート長（0.2μｍ以下）でもΓ型となって
いるためゲート抵抗の増大を抑止することができるばか
りでなく、ゲート・ソース電極間のフリンジング容量を
減少させることができ、結果として高周波特性として重
要な利得，低雑音特性，高出力特性にすぐれた化合物半
導体からなる半導体装置を製造することができる。
より、短いゲート長（0.2μｍ以下）でもΓ型となって
いるためゲート抵抗の増大を抑止することができるばか
りでなく、ゲート・ソース電極間のフリンジング容量を
減少させることができ、結果として高周波特性として重
要な利得，低雑音特性，高出力特性にすぐれた化合物半
導体からなる半導体装置を製造することができる。
第１図（ａ）〜（ｆ）は、本発明の一実施例を説明する
ために工程順に示した素子のゲート部分の縦断面図、第
２図（ａ）〜（ｃ）は従来のGaAs・ＭＥＳ・ＦＥＴの製
造方法を説明するために工程順に示したゲート部分の縦
断面図である。 １，１１……GaAs基板、２，１２……樹脂層、３……第
１レジスト層、４，１３……中間層（SiO2）、５……第
２レジスト層、６……第３のレジスト層、７，１５……
Ａ層、８……第４のレジスト層、１４……レジスト
層。
ために工程順に示した素子のゲート部分の縦断面図、第
２図（ａ）〜（ｃ）は従来のGaAs・ＭＥＳ・ＦＥＴの製
造方法を説明するために工程順に示したゲート部分の縦
断面図である。 １，１１……GaAs基板、２，１２……樹脂層、３……第
１レジスト層、４，１３……中間層（SiO2）、５……第
２レジスト層、６……第３のレジスト層、７，１５……
Ａ層、８……第４のレジスト層、１４……レジスト
層。
Claims (1)
- 【請求項１】半導体基板上に順次有機又は無機絶縁層
と、第１のレジスト層と、酸化シリコン又は窒化シリコ
ン又は多結晶シリコン又はアルミニウム等の金属の薄い
中間層と、第２のレジスト層とを設ける工程と、前記第
２のレジスト層を露光・現像し開口部を有するパターン
を形成し、該パターンを用いてエッチングし前記中間層
に所定のパターンを設け、さらにエッチングして第１の
レジスト層に開口し前記有機又は無機絶縁層を露出さ
せ、さらにエッチングして半導体基板表面を露出させる
工程と、該露出した半導体基板表面をエッチング又は表
面処理をする工程と、第３のレジスト層を塗布し、第３
及び第１のレジスト層を露光・現像しパターンを形成し
ている第１のレジスト層より上を片側除去する工程と、
上方より方向性のある被着方法によって電極金属層を露
出した前記半導体基板上、有機又は無機絶縁層および中
間層上に被着する工程と、不用な電極金属層を除去し、
次いで中間層と第１のレジスト層及び有機又は無機の絶
縁層を除去する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143386A JPH0638431B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143386A JPH0638431B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62299033A JPS62299033A (ja) | 1987-12-26 |
| JPH0638431B2 true JPH0638431B2 (ja) | 1994-05-18 |
Family
ID=15337564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61143386A Expired - Lifetime JPH0638431B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638431B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2667250B2 (ja) * | 1989-06-15 | 1997-10-27 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| US11119405B2 (en) * | 2018-10-12 | 2021-09-14 | Applied Materials, Inc. | Techniques for forming angled structures |
-
1986
- 1986-06-18 JP JP61143386A patent/JPH0638431B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62299033A (ja) | 1987-12-26 |
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