JPH03278543A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH03278543A JPH03278543A JP7922990A JP7922990A JPH03278543A JP H03278543 A JPH03278543 A JP H03278543A JP 7922990 A JP7922990 A JP 7922990A JP 7922990 A JP7922990 A JP 7922990A JP H03278543 A JPH03278543 A JP H03278543A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製法に関し、特にゲー
ト長制御性にすぐれたしかも低ゲート抵抗を有する微細
ゲートの製法に関する。
ト長制御性にすぐれたしかも低ゲート抵抗を有する微細
ゲートの製法に関する。
ゲート長の短縮化は素子特性向上のための必須条件であ
る。これを決定する主プロセスはリソグラフィーであり
、解像度向上のための技術開発例えば電子線露光を含め
た露光波長の短縮化等が各所で盛んに行なわれている。
る。これを決定する主プロセスはリソグラフィーであり
、解像度向上のための技術開発例えば電子線露光を含め
た露光波長の短縮化等が各所で盛んに行なわれている。
しかしながら例えば〜０．３μｍ以下のレベルのゲート
形成に関して現状のリソグラフィー技術は未だ不安定で
あり、リソグラフィーによらない微細なゲート長の制御
技術が期待される。異方性ドライエッチを利用した側壁
膜形成技術は周知の技術であるが、例えば第２図（ａ）
〜（ｄ）に示すように、半導体基板１のゲート形成部に
端部が来るように５ｉｎ２膜７を形成し、端部をおおっ
てゲート電極となるＷＳｉ２を形成し、異方性ドライエ
ッチでＷＳｉ２をエツチングして端部にのみ残し、その
後５ｉＯｚ膜７を除去してゲートを形成する事が考えら
れている。〜０，３μｍレベルの寸法制御性に関しては
現状の技術ではリソグラフィーによる平面パターンつま
り横方向寸法制御よりも絶縁膜あるいはメタル成長技術
における膜厚制御つまり縦方向寸法制御の方がはるかに
精度よく、このため確かに第２図（ａ）〜（ｄ）に記し
たゲート形成法はそのゲート長が成長メタル膜厚によっ
てほぼ定められる故、通常のリソグラフィーを用いたゲ
ート形成法よりも精度よく微細ゲートを形成できる。
形成に関して現状のリソグラフィー技術は未だ不安定で
あり、リソグラフィーによらない微細なゲート長の制御
技術が期待される。異方性ドライエッチを利用した側壁
膜形成技術は周知の技術であるが、例えば第２図（ａ）
〜（ｄ）に示すように、半導体基板１のゲート形成部に
端部が来るように５ｉｎ２膜７を形成し、端部をおおっ
てゲート電極となるＷＳｉ２を形成し、異方性ドライエ
ッチでＷＳｉ２をエツチングして端部にのみ残し、その
後５ｉＯｚ膜７を除去してゲートを形成する事が考えら
れている。〜０，３μｍレベルの寸法制御性に関しては
現状の技術ではリソグラフィーによる平面パターンつま
り横方向寸法制御よりも絶縁膜あるいはメタル成長技術
における膜厚制御つまり縦方向寸法制御の方がはるかに
精度よく、このため確かに第２図（ａ）〜（ｄ）に記し
たゲート形成法はそのゲート長が成長メタル膜厚によっ
てほぼ定められる故、通常のリソグラフィーを用いたゲ
ート形成法よりも精度よく微細ゲートを形成できる。
しかしながら上述した従来の技術は側壁として残る膜、
つまりゲートメタル側がほぼ完全に垂直加工される事を
前提としており、ＷＳｉ等の耐熱メタルは、例えばＣＦ
４．ＳＦｓ等のガスを用いた場合、主にＦ＊ラディカル
成分との反応によりエツチングされ、Ｓ ｉ Ｏ２エツ
チングに見られるようなＣＦ ３″′等のイオンのアシ
ストを大きく必要とせず、完全な異方性加工は困難であ
る。従って少なからず横方向のエツチングが進行し側壁
長つまりゲート長はこの影響を大きく受は精度よいゲー
トを形成するのは困難である。また特にこのようにゲー
ト長が微細になればこの従来の方法によるゲート形成法
ではゲート抵抗が非常に大きくなる事は第２図（ａ）〜
（ｄ）によっても明らかである。
つまりゲートメタル側がほぼ完全に垂直加工される事を
前提としており、ＷＳｉ等の耐熱メタルは、例えばＣＦ
４．ＳＦｓ等のガスを用いた場合、主にＦ＊ラディカル
成分との反応によりエツチングされ、Ｓ ｉ Ｏ２エツ
チングに見られるようなＣＦ ３″′等のイオンのアシ
ストを大きく必要とせず、完全な異方性加工は困難であ
る。従って少なからず横方向のエツチングが進行し側壁
長つまりゲート長はこの影響を大きく受は精度よいゲー
トを形成するのは困難である。また特にこのようにゲー
ト長が微細になればこの従来の方法によるゲート形成法
ではゲート抵抗が非常に大きくなる事は第２図（ａ）〜
（ｄ）によっても明らかである。
本発明によれば、ゲートメタル及びＡｕ拡散防止用のバ
リアメタルを全面に被着する工程と、その上に第１の絶
縁膜を成長し異方性ドライエッチによりこの第１の絶縁
膜の垂直段差部をゲート形成領域に形成する工程と、第
２の絶縁膜を成長した後異方性ドライエッチにより第１
の絶縁膜段差側壁部に第２の絶縁膜を側壁膜として残す
工程と、フォトレジストを塗布し平坦化した後、側壁膜
として残った第２の絶縁膜の上面が露出するまでこのフ
ォトレジスト並びに第１の絶縁膜を異方性ドライエッチ
する工程と、第２の絶縁膜を第１の絶縁膜との選択性を
有する工、チンダ液にてウェットエツチングする工程と
、上記バリ７メタルをめっきパスとし側壁膜除去部ゲー
トメタル上にＡｕめっきを成長させる工程と、第１の絶
縁膜及びフォトレジストをエツチング除去後Ａｕめっき
をマスクとしてバリアメタル、ゲートメタルを異方性ド
ライエッチする工程とを有している電界効果トランジス
タの製造方法を得る。
リアメタルを全面に被着する工程と、その上に第１の絶
縁膜を成長し異方性ドライエッチによりこの第１の絶縁
膜の垂直段差部をゲート形成領域に形成する工程と、第
２の絶縁膜を成長した後異方性ドライエッチにより第１
の絶縁膜段差側壁部に第２の絶縁膜を側壁膜として残す
工程と、フォトレジストを塗布し平坦化した後、側壁膜
として残った第２の絶縁膜の上面が露出するまでこのフ
ォトレジスト並びに第１の絶縁膜を異方性ドライエッチ
する工程と、第２の絶縁膜を第１の絶縁膜との選択性を
有する工、チンダ液にてウェットエツチングする工程と
、上記バリ７メタルをめっきパスとし側壁膜除去部ゲー
トメタル上にＡｕめっきを成長させる工程と、第１の絶
縁膜及びフォトレジストをエツチング除去後Ａｕめっき
をマスクとしてバリアメタル、ゲートメタルを異方性ド
ライエッチする工程とを有している電界効果トランジス
タの製造方法を得る。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｈ）は本発明の一実施例の断面図であ
る。まず第１図（ａ）に示すようにゲートメタルとして
のＷＳｉｌ並びにバインダーとしてのＴｉ３及びバリア
メタルとしてのＰｔ４を連続してスパッタにより被着す
る。例えばＷＳｉ−Ｔｉ−Ｐｔは２０００人、１０００
人、５００人である。次にＰｔＪ上にプラズマＣＶＤ法
により５ｉｘＮ、５を５０００人成長する。次に第１図
（ｂ）に示すようにフォトレジスト６によりゲート形成
領域片側の一方向をマスクしＣＦ ４を用いたりアクテ
ィブイオンエツチング（ＲＩ Ｅ）によりエツチングし
垂直段差を形成する。フォトレジスト６を除去後減圧Ｃ
ＶＤ法により５ｉＯ２７を４０００人成長する（第１図
（Ｃ））。次にＣＦ、を用いたＲＩＥにより５ｉＯｚ７
をエツチングし、第１図（ｄ）に示すように５ｉＯ２７
の側壁膜７′を残す。次に、フォトレジスト６′を再度
塗布し、平坦化した後（第１図（ｅ））、例えばＣＦ、
１０□の混合ガスによりフォトレジスト６′並びに３１
３Ｎ４５を側壁膜７′の上部が露出するまでエツチング
する（第１図（ｆ））、次に弗酸：水＝１＝６の液にて
ＳｉＯ２の側壁膜７′を選択的にエツチングしこのエツ
チングされた部分にＰｔ層４をめっきパスとしてＡｕめ
っき８成長を行なう（第１図（ｇ））。
る。まず第１図（ａ）に示すようにゲートメタルとして
のＷＳｉｌ並びにバインダーとしてのＴｉ３及びバリア
メタルとしてのＰｔ４を連続してスパッタにより被着す
る。例えばＷＳｉ−Ｔｉ−Ｐｔは２０００人、１０００
人、５００人である。次にＰｔＪ上にプラズマＣＶＤ法
により５ｉｘＮ、５を５０００人成長する。次に第１図
（ｂ）に示すようにフォトレジスト６によりゲート形成
領域片側の一方向をマスクしＣＦ ４を用いたりアクテ
ィブイオンエツチング（ＲＩ Ｅ）によりエツチングし
垂直段差を形成する。フォトレジスト６を除去後減圧Ｃ
ＶＤ法により５ｉＯ２７を４０００人成長する（第１図
（Ｃ））。次にＣＦ、を用いたＲＩＥにより５ｉＯｚ７
をエツチングし、第１図（ｄ）に示すように５ｉＯ２７
の側壁膜７′を残す。次に、フォトレジスト６′を再度
塗布し、平坦化した後（第１図（ｅ））、例えばＣＦ、
１０□の混合ガスによりフォトレジスト６′並びに３１
３Ｎ４５を側壁膜７′の上部が露出するまでエツチング
する（第１図（ｆ））、次に弗酸：水＝１＝６の液にて
ＳｉＯ２の側壁膜７′を選択的にエツチングしこのエツ
チングされた部分にＰｔ層４をめっきパスとしてＡｕめ
っき８成長を行なう（第１図（ｇ））。
次に、まずフォトレジスト６′を０２プラズマによって
灰化除去し、さらにＣＦ、のドライエッチにより５ｉ３
Ｎ４５を除去する。然る後Ａｕめっぎ８をマスクにイオ
ンミリングによりＰｔ４とＴｉ３をエツチングし、引き
続き例えばＣＦ、／ＳＦ、の混合ガスによりＷＳｉ２を
エツチングしてゲートを形成する（第１図（ｈ））。
灰化除去し、さらにＣＦ、のドライエッチにより５ｉ３
Ｎ４５を除去する。然る後Ａｕめっぎ８をマスクにイオ
ンミリングによりＰｔ４とＴｉ３をエツチングし、引き
続き例えばＣＦ、／ＳＦ、の混合ガスによりＷＳｉ２を
エツチングしてゲートを形成する（第１図（ｈ））。
本発明は上記実施例に限られるものではなく、側壁膜の
形成法を塗布法によるＳ ｉ Ｏｘ ７を形成しても良
い。この場合第１図（ｃ）に示された５ｉ０２７が塗布
法によるＳｉｎｇ、いわゆるＳＯＧとなるわけであるが
これを使用する事の利点は第１図（「）において、この
側壁膜７′を除去する際通常の減圧ＣＶＤ等ニヨる５ｉ
Ｃｈよりも５ｉｓＮｎに対するエツチング選択比が大き
くとれるエツチング液を使用できる事にあり、ゲート長
制御性が向上する。例えばこの場合弗酸：水＝１：３０
の薄いエツチング液に数秒浸漬する事により容易に側壁
膜はエツチングされ、５ｉｉＮ＜の横方向エツチングに
よるゲート長広がりはほとんど皆無となる。
形成法を塗布法によるＳ ｉ Ｏｘ ７を形成しても良
い。この場合第１図（ｃ）に示された５ｉ０２７が塗布
法によるＳｉｎｇ、いわゆるＳＯＧとなるわけであるが
これを使用する事の利点は第１図（「）において、この
側壁膜７′を除去する際通常の減圧ＣＶＤ等ニヨる５ｉ
Ｃｈよりも５ｉｓＮｎに対するエツチング選択比が大き
くとれるエツチング液を使用できる事にあり、ゲート長
制御性が向上する。例えばこの場合弗酸：水＝１：３０
の薄いエツチング液に数秒浸漬する事により容易に側壁
膜はエツチングされ、５ｉｉＮ＜の横方向エツチングに
よるゲート長広がりはほとんど皆無となる。
以上説明したように、本発明によれば絶縁膜により側壁
膜を形成し平坦化エッチバ、りによりこの側壁膜の上部
を露出させた後選択的にエツチングしこの側壁膜エツチ
ング領域部に成長したＡｕめっきをマスクとして下地ゲ
ートメタルを加工することにより寸法制御性にすぐれた
低ゲート抵抗を有する微細ゲートを形成できる。
膜を形成し平坦化エッチバ、りによりこの側壁膜の上部
を露出させた後選択的にエツチングしこの側壁膜エツチ
ング領域部に成長したＡｕめっきをマスクとして下地ゲ
ートメタルを加工することにより寸法制御性にすぐれた
低ゲート抵抗を有する微細ゲートを形成できる。
第１図（ａ）〜（ｈ）は本発明の一実施例を工程順に示
す断面図であり、第２図（ａ）〜（ｄ）は側壁技術を用
いた従来のゲートの製法を工程順に示す断面図である。 ｌ・・・・・・基板、２・・・・・・ＷＳｉ、３・・・
・・・Ｔ Ｘ ｓ４・・・・・・Ｐｔ、５・・・・・・
５ｉｓＮい ６，６′・・・・・・フォトレジスト、７
・・・・・・Ｓ ｉＯ２ｓ ８・・・・・・Ａｕ、７
′・・・・・・側壁膜。
す断面図であり、第２図（ａ）〜（ｄ）は側壁技術を用
いた従来のゲートの製法を工程順に示す断面図である。 ｌ・・・・・・基板、２・・・・・・ＷＳｉ、３・・・
・・・Ｔ Ｘ ｓ４・・・・・・Ｐｔ、５・・・・・・
５ｉｓＮい ６，６′・・・・・・フォトレジスト、７
・・・・・・Ｓ ｉＯ２ｓ ８・・・・・・Ａｕ、７
′・・・・・・側壁膜。
Claims (1)
- 半導体基板の主表面にゲートメタルとなる第１の金属
層及びＡｕ拡散防止用の第２の金属層を順次被着する工
程と、該第２の金属層上に第１の絶縁膜を成長させる工
程と、該第１の絶縁膜を選択的に異方性ドライエツチを
行ないゲート形成領域部に垂直な絶縁膜段差を形成する
工程と、第２の絶縁膜を全面に成長する工程と、該第２
の絶縁膜を異方性ドライエッチする事により前記段差部
の第１の絶縁膜側面に第２の絶縁膜を残す工程と、平坦
化特性を有する有機材を塗布、平坦化する工程と、異方
性ドライエッチングにより前記有機材及び第１の絶縁膜
を、前記第２の絶縁膜上部が露出するまでエッチングす
る工程と、前記第２の絶縁膜残部を前記第１の絶縁膜及
び前記有機材と選択性を有するエツチング液にて除去す
る工程と、該除去部に前記第２の金属層をめっきパスと
してＡｕめっきを成長させる工程と、前記第１の絶縁膜
及び前記有機材をドライエッチングにより除去する工程
と、前記Ａｕめっき部をマスクとし前記第２の金属層、
前記第１の金属層を除去する工程とを含む事を特徴とす
る電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7922990A JPH03278543A (ja) | 1990-03-28 | 1990-03-28 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7922990A JPH03278543A (ja) | 1990-03-28 | 1990-03-28 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03278543A true JPH03278543A (ja) | 1991-12-10 |
Family
ID=13684068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7922990A Pending JPH03278543A (ja) | 1990-03-28 | 1990-03-28 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03278543A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304511A (en) * | 1992-09-29 | 1994-04-19 | Mitsubishi Denki Kabushiki Kaisha | Production method of T-shaped gate electrode in semiconductor device |
| US5399896A (en) * | 1992-09-29 | 1995-03-21 | Mitsubishi Denki Kabushiki Kaisha | FET with a T-shaped gate of a particular structure |
| KR100443020B1 (ko) * | 1997-12-13 | 2004-09-18 | 삼성전자주식회사 | 표면 평탄화 기술을 이용한 반도체 소자 제조방법 |
| CN109728086A (zh) * | 2017-10-31 | 2019-05-07 | 中国工程物理研究院电子工程研究所 | 侧墙栅高迁移率晶体管的制备方法 |
-
1990
- 1990-03-28 JP JP7922990A patent/JPH03278543A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304511A (en) * | 1992-09-29 | 1994-04-19 | Mitsubishi Denki Kabushiki Kaisha | Production method of T-shaped gate electrode in semiconductor device |
| US5399896A (en) * | 1992-09-29 | 1995-03-21 | Mitsubishi Denki Kabushiki Kaisha | FET with a T-shaped gate of a particular structure |
| US5538910A (en) * | 1992-09-29 | 1996-07-23 | Mitsubishi Denki Kabushiki Kaisha | Method of making a narrow gate electrode for a field effect transistor |
| KR100443020B1 (ko) * | 1997-12-13 | 2004-09-18 | 삼성전자주식회사 | 표면 평탄화 기술을 이용한 반도체 소자 제조방법 |
| CN109728086A (zh) * | 2017-10-31 | 2019-05-07 | 中国工程物理研究院电子工程研究所 | 侧墙栅高迁移率晶体管的制备方法 |
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