JPH0638470B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH0638470B2 JPH0638470B2 JP58040920A JP4092083A JPH0638470B2 JP H0638470 B2 JPH0638470 B2 JP H0638470B2 JP 58040920 A JP58040920 A JP 58040920A JP 4092083 A JP4092083 A JP 4092083A JP H0638470 B2 JPH0638470 B2 JP H0638470B2
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- Japan
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- channel region
- region
- conductivity type
- impurity density
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 本発明は、静電誘導トランジスタ（ＳＩＴ）を少なくと
も一部に含む半導体集積回路装置の改良に係る半導体集
積回路装置及びその製造方法に関する。
も一部に含む半導体集積回路装置の改良に係る半導体集
積回路装置及びその製造方法に関する。
ＳＩＴを含む集積回路は、高速度動作、低消費エネルギ
ー、低雑音さらに高集積密度を有することで、一躍脚光
を浴びている。
ー、低雑音さらに高集積密度を有することで、一躍脚光
を浴びている。
第１図に、従来のＳＩＴを含むＩ２Ｌ型論理集積回路の
一構造例を示す。（ａ）は断面図、（ｂ）は平面図であ
り、第１図（ｂ）のＡ−Ａ′線に沿った断面が第１図
（ａ）である。横柄pnp バイポーラ・トランジスタ（Ｂ
ＰＴ）Ｔ１と倒立型ｎチャンネルＳＩＴ Ｔ２とが混成
されてＩＩＬ型構造を形成している。入力信号は、ＳＩ
Ｔ Ｔ２のゲート端子４に入れられ、それに応じてpnp
ＢＰＴ Ｔ２のエミッタ（インジェクタ）ｐ＋領域１５
から正孔がＳＩＴ Ｔ２のゲートｐ＋領域１４に注入さ
れ、前段の負荷トランジスタとして動作する。入力信号
電圧に応じてＳＩＴ Ｔ２チャンネルｎ−領域（または
真性領域）１３内に形成される電位障壁の谷の高さまた
は幅、または両方を変化させてソース端子２、ソースｎ
＋領域１２とドレイン出力端子１、ドレインｎ＋領域１
１間の抵抗を変化させて論理動作をするものである。１
ゲートあたりの消費電力と遅延時間の積ｐ×τはこのＳ
ＩＴ Ｔ２の全容量、特にゲート容量に影響されるので
ｎ−領域の１３の不純物密度は低い方が望ましく、例え
ば１×１０13cm-3のとき厚みを約１０μとすることによ
って、ゲート面積１０００μ２でｐ×τは約０．０１ｐ
Ｊ／ゲートを得ることができる。しかしながら、この時
ＳＩＴのゲートｐ＋領域１４には順方向電圧を加えるの
で少ないながら正孔がｎ−領域１３に注入され、キャリ
ア蓄積効果を生じて速度を遅くする。これは、不純物密
度が低い程、少数キャリアの寿命が長いので顕著とな
る。また、ＳＩＴ Ｔ２のゲートｐ＋領域１４によって
囲まれたｎ−領域１３の幅Ｗｃは、オフ状態のとき、チ
ャンネルはすべて空乏層化して電位障壁を形成し、オン
状態のときには、チャンネルに電荷中性近似領域を形成
させて動作することが多いので、ｎ領域１３の不純物密
度が低いと、Ｗｃの値を大きくする必要がある。すなわ
ち、Ｗｃの値はこの場合、ゲート４が０バイアスで拡が
る空乏層の厚みの２倍以下にすることが多いので、ｎ−
領域１３の不純物密度の平方根の逆数にほぼ比例して大
きくなる。勿論この値は、このＩ２Ｌ型に限らず、他の
集積回路、半導体装置においてもオフ状態のときのゲー
ト電圧、ドレイン電圧に応じて選ばれるが、不純物密度
が低い程幅広く選ばれる。また、第１図に示したＩ２Ｌ
型の場合、インジェクタ用ＢＰＴ Ｔ１のベースｎ−領
域１３で形成されるわけで、通常ベース幅Ｗｂは良好な
飽和特性をもつようにパンチスルーしないように幅広く
選ばれ、やはりｎ−領域１３の不純物密度が低い程幅広
く選ばれる。さらに、第１図（ｂ）に示したように、Ｉ
２Ｌ型においては、例えばＳＩＴのドレイン端子１が隣
りのＳＩＴのゲート端子４Ｂに接続されているとき、最
初のＳＩＴがオフの時、次段のＳＩＴはオンとなるの
で、２つのＳＩＴのゲートｐ＋領域１４、１４Ｂの間に
は論理振幅に近い電位差を生じ、各ＳＩＴの間隔Ｗｉが
狭いと各ゲートが横型pnp ＢＰＴとして働いて、オンの
ＳＩＴのゲートｐ＋領域からオフのＳＩＴのゲートｐ＋
領域に正孔が注入して、オフのＳＩＴのゲート電位が上
昇してしまう。それ故、各ＳＩＴのゲート同志の間隔Ｗ
ｉは、インジェクタＢＰＴのベース幅Ｗｂよりも広くと
ってあることが多い。勿論、各ゲート間をｎ＋領域で囲
むいわゆる分離層を形成することもできるが、工程数が
多くなり、必要以上に容量を増加させてしまう。以上の
ように、ｎ−領域の不純物密度を低くすることにより、
ＳＩＴの高速度性、低消費電力性は向上するが、集積密
度が低下してしまう。これは、第１図に例として示した
Ｉ２Ｌ型ＳＩＴＬに限らず、他のＳＩＴを組み込んだ集
積回路、例えばＥＣＬ型、ＮＴＬ型、ＴＴＬ型、ＥＦＬ
型、ＤＣＴＬ型や記憶装置、アナログ集積回路、またゲ
ート構造についていえば、接合型に限らず、ショットキ
ー型、絶縁ゲート型、さらにｎチャンネルだけでなくｐ
チャンネルにおいても同様である。
一構造例を示す。（ａ）は断面図、（ｂ）は平面図であ
り、第１図（ｂ）のＡ−Ａ′線に沿った断面が第１図
（ａ）である。横柄pnp バイポーラ・トランジスタ（Ｂ
ＰＴ）Ｔ１と倒立型ｎチャンネルＳＩＴ Ｔ２とが混成
されてＩＩＬ型構造を形成している。入力信号は、ＳＩ
Ｔ Ｔ２のゲート端子４に入れられ、それに応じてpnp
ＢＰＴ Ｔ２のエミッタ（インジェクタ）ｐ＋領域１５
から正孔がＳＩＴ Ｔ２のゲートｐ＋領域１４に注入さ
れ、前段の負荷トランジスタとして動作する。入力信号
電圧に応じてＳＩＴ Ｔ２チャンネルｎ−領域（または
真性領域）１３内に形成される電位障壁の谷の高さまた
は幅、または両方を変化させてソース端子２、ソースｎ
＋領域１２とドレイン出力端子１、ドレインｎ＋領域１
１間の抵抗を変化させて論理動作をするものである。１
ゲートあたりの消費電力と遅延時間の積ｐ×τはこのＳ
ＩＴ Ｔ２の全容量、特にゲート容量に影響されるので
ｎ−領域の１３の不純物密度は低い方が望ましく、例え
ば１×１０13cm-3のとき厚みを約１０μとすることによ
って、ゲート面積１０００μ２でｐ×τは約０．０１ｐ
Ｊ／ゲートを得ることができる。しかしながら、この時
ＳＩＴのゲートｐ＋領域１４には順方向電圧を加えるの
で少ないながら正孔がｎ−領域１３に注入され、キャリ
ア蓄積効果を生じて速度を遅くする。これは、不純物密
度が低い程、少数キャリアの寿命が長いので顕著とな
る。また、ＳＩＴ Ｔ２のゲートｐ＋領域１４によって
囲まれたｎ−領域１３の幅Ｗｃは、オフ状態のとき、チ
ャンネルはすべて空乏層化して電位障壁を形成し、オン
状態のときには、チャンネルに電荷中性近似領域を形成
させて動作することが多いので、ｎ領域１３の不純物密
度が低いと、Ｗｃの値を大きくする必要がある。すなわ
ち、Ｗｃの値はこの場合、ゲート４が０バイアスで拡が
る空乏層の厚みの２倍以下にすることが多いので、ｎ−
領域１３の不純物密度の平方根の逆数にほぼ比例して大
きくなる。勿論この値は、このＩ２Ｌ型に限らず、他の
集積回路、半導体装置においてもオフ状態のときのゲー
ト電圧、ドレイン電圧に応じて選ばれるが、不純物密度
が低い程幅広く選ばれる。また、第１図に示したＩ２Ｌ
型の場合、インジェクタ用ＢＰＴ Ｔ１のベースｎ−領
域１３で形成されるわけで、通常ベース幅Ｗｂは良好な
飽和特性をもつようにパンチスルーしないように幅広く
選ばれ、やはりｎ−領域１３の不純物密度が低い程幅広
く選ばれる。さらに、第１図（ｂ）に示したように、Ｉ
２Ｌ型においては、例えばＳＩＴのドレイン端子１が隣
りのＳＩＴのゲート端子４Ｂに接続されているとき、最
初のＳＩＴがオフの時、次段のＳＩＴはオンとなるの
で、２つのＳＩＴのゲートｐ＋領域１４、１４Ｂの間に
は論理振幅に近い電位差を生じ、各ＳＩＴの間隔Ｗｉが
狭いと各ゲートが横型pnp ＢＰＴとして働いて、オンの
ＳＩＴのゲートｐ＋領域からオフのＳＩＴのゲートｐ＋
領域に正孔が注入して、オフのＳＩＴのゲート電位が上
昇してしまう。それ故、各ＳＩＴのゲート同志の間隔Ｗ
ｉは、インジェクタＢＰＴのベース幅Ｗｂよりも広くと
ってあることが多い。勿論、各ゲート間をｎ＋領域で囲
むいわゆる分離層を形成することもできるが、工程数が
多くなり、必要以上に容量を増加させてしまう。以上の
ように、ｎ−領域の不純物密度を低くすることにより、
ＳＩＴの高速度性、低消費電力性は向上するが、集積密
度が低下してしまう。これは、第１図に例として示した
Ｉ２Ｌ型ＳＩＴＬに限らず、他のＳＩＴを組み込んだ集
積回路、例えばＥＣＬ型、ＮＴＬ型、ＴＴＬ型、ＥＦＬ
型、ＤＣＴＬ型や記憶装置、アナログ集積回路、またゲ
ート構造についていえば、接合型に限らず、ショットキ
ー型、絶縁ゲート型、さらにｎチャンネルだけでなくｐ
チャンネルにおいても同様である。
この問題は、第１図に示した倒立型に限らずソース電極
２がゲート電極４と同一表面に形成されるいわゆる正立
型（第２図参照）においても同様であり、Ｗｃは、ｎ−
領域１３の不純物密度が低い程広く選ばれる。第２図で
は、ドレイン電極１は、ゲート電極４と同一表面に形成
してあり、基板１０４はｐ−領域となっている例を示し
ている。ｎ＋埋め込み領域１１１は、ドレイン抵抗を減
少するために設けた例である。
２がゲート電極４と同一表面に形成されるいわゆる正立
型（第２図参照）においても同様であり、Ｗｃは、ｎ−
領域１３の不純物密度が低い程広く選ばれる。第２図で
は、ドレイン電極１は、ゲート電極４と同一表面に形成
してあり、基板１０４はｐ−領域となっている例を示し
ている。ｎ＋埋め込み領域１１１は、ドレイン抵抗を減
少するために設けた例である。
本発明は叙上の欠点を改善した集積回路を提供するもの
で、従来の低容量性を大きく損じないで、高集積密度を
有することを可能にするものである。本発明の要旨は、
ゲートが形成される低不純物密度に階段状もしくはなだ
らかな不純物密度分布をもたせ、ゲートが形成される主
表面側の不純物密度を比較的高くして、ゲート間隔を狭
くするとともに、ゲートの下には不純物密度のより低い
層もしくは真性半導体層を形成して、ゲート周辺の容量
を低下するものである。また、製造にあたり、多量エピ
タキシャル方を導入することにより、製作を容易ならし
めるものである。
で、従来の低容量性を大きく損じないで、高集積密度を
有することを可能にするものである。本発明の要旨は、
ゲートが形成される低不純物密度に階段状もしくはなだ
らかな不純物密度分布をもたせ、ゲートが形成される主
表面側の不純物密度を比較的高くして、ゲート間隔を狭
くするとともに、ゲートの下には不純物密度のより低い
層もしくは真性半導体層を形成して、ゲート周辺の容量
を低下するものである。また、製造にあたり、多量エピ
タキシャル方を導入することにより、製作を容易ならし
めるものである。
以下に図面を用いて本発明を詳述する。
第３図は、本発明をＳＩＴに適用した構造例を示すもの
で、半導体装置、特に集積回路中の一部に含まれている
状態を示している。（ａ）及び（ｂ）は、平面ゲート構
造を有するＳＩＴの例であり、１、２、４はそれぞれド
レイン電極、ソース電極、ゲート電極各端子であり、そ
れぞれｎ型高不純物密度領域１１、１２及びｐ型高不純
物密度領域１４に接している。チャンネルが形成される
ｎ型低不純物密度領域は、主表面側に配置された相対的
に不純物密度の高いｎ型層１３と、その下に相対的に不
純物密度の低いｎ型層または真性半導体層１１３とから
成っている。図では、表面を保護するための酸化膜や窒
化膜等の絶縁膜は省略されている。（ａ）及び（ｂ）
は、ステップ・カット型構造を有するＳＩＴ本発明を適
用した例であり、チャンネルの形成されるｎ型低不純物
密度領域は、より不純物密度の高い領域１３と相対的に
不純物密度の低い領域１１３とに分かれている。（ａ）
は凹部底面にゲートｐ＋領域１４が形成された正立型の
例であり、（ｂ）は凹部側壁にゲートｐ＋領域１４が形
成されゲート電極４が凹部底面と絶縁物２０を介して絶
縁されている倒立型の例である。これらの例も正立型、
倒立型を問わず各主電極１及び２を逆にすることができ
る。（ｂ）の場合凹部底面はｎ＋領域１２まで達してい
ても構わない。また、ｎ−層１３とｎ−（またはｉ）層
１１３との境界は、ゲートｐ＋領域と接していてもよ
い。要は主動作領域の少なく共一部で、電位障壁がｎ−
領域１３の内部に形成されることが本発明の目的とな
る。
で、半導体装置、特に集積回路中の一部に含まれている
状態を示している。（ａ）及び（ｂ）は、平面ゲート構
造を有するＳＩＴの例であり、１、２、４はそれぞれド
レイン電極、ソース電極、ゲート電極各端子であり、そ
れぞれｎ型高不純物密度領域１１、１２及びｐ型高不純
物密度領域１４に接している。チャンネルが形成される
ｎ型低不純物密度領域は、主表面側に配置された相対的
に不純物密度の高いｎ型層１３と、その下に相対的に不
純物密度の低いｎ型層または真性半導体層１１３とから
成っている。図では、表面を保護するための酸化膜や窒
化膜等の絶縁膜は省略されている。（ａ）及び（ｂ）
は、ステップ・カット型構造を有するＳＩＴ本発明を適
用した例であり、チャンネルの形成されるｎ型低不純物
密度領域は、より不純物密度の高い領域１３と相対的に
不純物密度の低い領域１１３とに分かれている。（ａ）
は凹部底面にゲートｐ＋領域１４が形成された正立型の
例であり、（ｂ）は凹部側壁にゲートｐ＋領域１４が形
成されゲート電極４が凹部底面と絶縁物２０を介して絶
縁されている倒立型の例である。これらの例も正立型、
倒立型を問わず各主電極１及び２を逆にすることができ
る。（ｂ）の場合凹部底面はｎ＋領域１２まで達してい
ても構わない。また、ｎ−層１３とｎ−（またはｉ）層
１１３との境界は、ゲートｐ＋領域と接していてもよ
い。要は主動作領域の少なく共一部で、電位障壁がｎ−
領域１３の内部に形成されることが本発明の目的とな
る。
（ｃ）は、埋め込みゲート構造を有するＳＩＴの例であ
り、ゲートｐ＋領域１４はｎ−層１３の内部に形成され
ている。以上、本発明を接合型ｎチャンネルＳＩＴに適
用した例をいくつか示したが、ｐチャンネルも同様に適
用でき、また本発明者により提案された他のＳＩＴの構
造すべてに適用できるものである。また、第２の主電源
のとり出し方は、裏面だけでなく第２図の構造や主表面
側からのエッチによって主表面側からも行える。相対的
に高い不純物密度を有する低不純物密度領域１３は、１
０17cm-3以下の不純物密度を有し、厚みは目的により適
宜選ばれる。より低密度の低不純物密度領域１１３の不
純物密度は１０15cm-3以下が望ましい。チャンネル幅Ｗ
ｃ、ゲートｐ＋領域１４の厚み及びｎ−領域１３、ｎ−
（またはｉ）領域１１３の不純物密度、厚みは目的に応
じ適宜選ばれるが、例えばゲート４に電圧のかからない
状態（０バイアスまたはオープン）をオフ状態として用
いるノーマリ・オフ型ＳＩＴでは、ゲート接合の拡散電
位でチャンネルに電位障壁が形成される如く、いいかえ
れば空乏層がチャンネル領域を閉じている如く、ｎ−１
３の不純物密度とチャンネル幅Ｗｃを選ぶことが望まし
く、またｎ−（またはｉ）層１１３もすべて空乏層化し
ていることが少数キャリア蓄積効果を少なくする上でも
容量低下の点からもさらに望ましい。ノーマリ・オン型
では逆に、ゲート電圧が０Ｖのときチャンネルに電荷中
性近似領域が形成されていることが望ましいことが多
く、各領域の不純物密度、寸法が選ばれる。本発明によ
れば、ｎ−層１３の存在により、チャンネル幅Ｗｃを狭
くでき、集積回路化したときに集積密度を向上すること
ができる。例えば第１図に示したＩ２Ｌ型では従来のｎ
−層を１〜３×１０13cm-3のときに１０００gate／mm2
であったのに対し、１×１０14cm-3にすることにより２
倍以上にすることが可能である。さらに、ノーマリ・オ
フ型ＳＩＴにおいては、ゲートｐ＋領域１４とチャンネ
ルｎ−領域１３の拡散電位がより高くなるので少数キャ
リアのチャンネルへの注入をさらに少なくでき高速度化
に有利となる。
り、ゲートｐ＋領域１４はｎ−層１３の内部に形成され
ている。以上、本発明を接合型ｎチャンネルＳＩＴに適
用した例をいくつか示したが、ｐチャンネルも同様に適
用でき、また本発明者により提案された他のＳＩＴの構
造すべてに適用できるものである。また、第２の主電源
のとり出し方は、裏面だけでなく第２図の構造や主表面
側からのエッチによって主表面側からも行える。相対的
に高い不純物密度を有する低不純物密度領域１３は、１
０17cm-3以下の不純物密度を有し、厚みは目的により適
宜選ばれる。より低密度の低不純物密度領域１１３の不
純物密度は１０15cm-3以下が望ましい。チャンネル幅Ｗ
ｃ、ゲートｐ＋領域１４の厚み及びｎ−領域１３、ｎ−
（またはｉ）領域１１３の不純物密度、厚みは目的に応
じ適宜選ばれるが、例えばゲート４に電圧のかからない
状態（０バイアスまたはオープン）をオフ状態として用
いるノーマリ・オフ型ＳＩＴでは、ゲート接合の拡散電
位でチャンネルに電位障壁が形成される如く、いいかえ
れば空乏層がチャンネル領域を閉じている如く、ｎ−１
３の不純物密度とチャンネル幅Ｗｃを選ぶことが望まし
く、またｎ−（またはｉ）層１１３もすべて空乏層化し
ていることが少数キャリア蓄積効果を少なくする上でも
容量低下の点からもさらに望ましい。ノーマリ・オン型
では逆に、ゲート電圧が０Ｖのときチャンネルに電荷中
性近似領域が形成されていることが望ましいことが多
く、各領域の不純物密度、寸法が選ばれる。本発明によ
れば、ｎ−層１３の存在により、チャンネル幅Ｗｃを狭
くでき、集積回路化したときに集積密度を向上すること
ができる。例えば第１図に示したＩ２Ｌ型では従来のｎ
−層を１〜３×１０13cm-3のときに１０００gate／mm2
であったのに対し、１×１０14cm-3にすることにより２
倍以上にすることが可能である。さらに、ノーマリ・オ
フ型ＳＩＴにおいては、ゲートｐ＋領域１４とチャンネ
ルｎ−領域１３の拡散電位がより高くなるので少数キャ
リアのチャンネルへの注入をさらに少なくでき高速度化
に有利となる。
第４図は、本発明による他の具体例であり、ＳＩＴの１
単位の断面図を示す。（ａ）、（ｂ）は、ショットキー
ゲート４を有するＳＩＴに本発明を適用した例であり、
相対的に不純物密度の高いｎ−層１３と低いｎ−（また
はｉ）層１１３とからチャンネル領域が形成される。
（ａ）は、ｐ型基板１０４に埋め込みｎ＋層１１１を設
けて他方の主電極１をゲート電極４と同主表面に設けて
いる。（ｂ）は、ステップ・カット型の例であり、ゲー
ト電極４は凹部側でショットキー接合を形成している。
（ｃ）は、絶縁ゲート型構造を有するＳＩＴに本発明を
適用した例であり、チャンネル領域は相対的に高不純物
密度層１３と低不純物密度（または真性半導体）層１１
３から成り、ｐ型、ｎ型の両方を用いることができる。
絶縁ゲート構造は、凹部側壁でゲート電極４、絶縁膜２
０、半導体１３、１１３から成っている。ゲート電極４
が主電極１、２に接するｎ＋領域１１及び１２まで達し
ていてもよい。勿論、導電型を逆にもできるし、他のシ
ョットキー、ＭＩＳ型ＳＩＴにも適用できる。
単位の断面図を示す。（ａ）、（ｂ）は、ショットキー
ゲート４を有するＳＩＴに本発明を適用した例であり、
相対的に不純物密度の高いｎ−層１３と低いｎ−（また
はｉ）層１１３とからチャンネル領域が形成される。
（ａ）は、ｐ型基板１０４に埋め込みｎ＋層１１１を設
けて他方の主電極１をゲート電極４と同主表面に設けて
いる。（ｂ）は、ステップ・カット型の例であり、ゲー
ト電極４は凹部側でショットキー接合を形成している。
（ｃ）は、絶縁ゲート型構造を有するＳＩＴに本発明を
適用した例であり、チャンネル領域は相対的に高不純物
密度層１３と低不純物密度（または真性半導体）層１１
３から成り、ｐ型、ｎ型の両方を用いることができる。
絶縁ゲート構造は、凹部側壁でゲート電極４、絶縁膜２
０、半導体１３、１１３から成っている。ゲート電極４
が主電極１、２に接するｎ＋領域１１及び１２まで達し
ていてもよい。勿論、導電型を逆にもできるし、他のシ
ョットキー、ＭＩＳ型ＳＩＴにも適用できる。
以下に本発明の構造を実現する製造例について述べる。
第５図は、第３図（ａ）に示したＳＩＴ構造を実現する
製造プロセス例で、（ａ）では、ｎ＋Ｓｉ基板１１にＳ
ｉエピタキシャル成長によってｎ−（またはｉ）層１１
３を成長し、連続して不純物密度の相対的に高いｎ−層
１３を成長する。
第５図は、第３図（ａ）に示したＳＩＴ構造を実現する
製造プロセス例で、（ａ）では、ｎ＋Ｓｉ基板１１にＳ
ｉエピタキシャル成長によってｎ−（またはｉ）層１１
３を成長し、連続して不純物密度の相対的に高いｎ−層
１３を成長する。
第５図には、第３図（ｃ）の構造を実現する工程の一部
をしめす。不純物密度の異なる２つのｎ−層１１３、１
３を連続エピタキシャル成長し、ｐ型不純物を選択拡散
する（ａ）、次に再びｎ−層１３′をエピタキシャル成
長し、ｐ型領域をｎ−領域内に埋め込む（ｂ）。その
後、熱酸化によって酸化膜を形成する。次にフォトリン
グラフィで所要の大きさ、位置に酸化膜に窓をあけ、ｎ
型不純物（Ｐ、Ｓｂ、Ａｓなど）を拡散し、電極取り出
し用の窓を酸化膜にあけ、金属（例えばＡｌ）を蒸着
し、所要の配線をすべく不要の部分の金属をエッチして
完成する。勿論不純物添加は、イオン注入、選択成長に
よっても可能である。
をしめす。不純物密度の異なる２つのｎ−層１１３、１
３を連続エピタキシャル成長し、ｐ型不純物を選択拡散
する（ａ）、次に再びｎ−層１３′をエピタキシャル成
長し、ｐ型領域をｎ−領域内に埋め込む（ｂ）。その
後、熱酸化によって酸化膜を形成する。次にフォトリン
グラフィで所要の大きさ、位置に酸化膜に窓をあけ、ｎ
型不純物（Ｐ、Ｓｂ、Ａｓなど）を拡散し、電極取り出
し用の窓を酸化膜にあけ、金属（例えばＡｌ）を蒸着
し、所要の配線をすべく不要の部分の金属をエッチして
完成する。勿論不純物添加は、イオン注入、選択成長に
よっても可能である。
以上のように、本発明による半導体装置は多重エピタキ
シャル成長を導入することにより容易に製造できる。勿
論、製造例は上記にとどまるものではなく、選択成長
法、イオン注入、分子線蒸着等の導入も可能である。ま
た、半導体材料はＳｉに限るものではなく、Ｇｅ、Ｇａ
Ａｓ等III−Ｖ族化合物半導体及びその混晶を用いるこ
とが可能である。さらに、本発明によるＳＩＴのドレイ
ン電極をショットキー接合にして、高速論理動作ができ
る。
シャル成長を導入することにより容易に製造できる。勿
論、製造例は上記にとどまるものではなく、選択成長
法、イオン注入、分子線蒸着等の導入も可能である。ま
た、半導体材料はＳｉに限るものではなく、Ｇｅ、Ｇａ
Ａｓ等III−Ｖ族化合物半導体及びその混晶を用いるこ
とが可能である。さらに、本発明によるＳＩＴのドレイ
ン電極をショットキー接合にして、高速論理動作ができ
る。
また、縦型構造だけでなく、横型にも本発明を適用でき
るのは勿論である。
るのは勿論である。
本発明によるＳＩＴはＩ２Ｌ型、ＥＣＬ型、ＮＴＬ型、
ＥＦＬ型、ＤＣＴＬ型、ＴＴＬ型、ＲＴＬ型等の論理回
路に用いることができ、さらにＲＡＭ、ＲＯＭ等の記憶
回路にも用いることができる。
ＥＦＬ型、ＤＣＴＬ型、ＴＴＬ型、ＲＴＬ型等の論理回
路に用いることができ、さらにＲＡＭ、ＲＯＭ等の記憶
回路にも用いることができる。
本発明によれば不純物密度の低い第１のチャンネル領域
と第１のチャンネルよりも高不純物密度の第２のチャン
ネル領域とで主電流領域が形成され、ゲート領域は第２
のチャンネル領域の内部もしくは第２のチャンネル領域
をはさむようにして形成されているので、ゲート低容量
性を大きく損じることなく、ゲート間隔Ｗｃを小さくで
きるため、高集積化が容易である。本発明によれば、ゲ
ート領域と第２のチャンネル領域との間の拡散電位がよ
り高くなるので、少数キャリアの第２のチャンネル領域
への注入を小さくできるため高速動作・低消費電力動作
が容易である。
と第１のチャンネルよりも高不純物密度の第２のチャン
ネル領域とで主電流領域が形成され、ゲート領域は第２
のチャンネル領域の内部もしくは第２のチャンネル領域
をはさむようにして形成されているので、ゲート低容量
性を大きく損じることなく、ゲート間隔Ｗｃを小さくで
きるため、高集積化が容易である。本発明によれば、ゲ
ート領域と第２のチャンネル領域との間の拡散電位がよ
り高くなるので、少数キャリアの第２のチャンネル領域
への注入を小さくできるため高速動作・低消費電力動作
が容易である。
第１図（ａ）及び（ｂ）は従来のＩ２Ｌ型ＳＩＴＬの構
造例で（ａ）は（ｂ）のＡ−Ａ′に沿った断面図、第２
図は従来の正立型ＳＩＴの一構造例、第３図（ａ）乃至
（ｃ）は本発明によるＳＩＴの一単位を示す構造断面
図、第４図（ａ）乃至（ｃ）は本発明によるＳＩＴの他
の構造例、第５図（ａ）乃至（ｂ）は本発明による半導
体集積回路装置の一部の製造工程例を説明するための図
である。
造例で（ａ）は（ｂ）のＡ−Ａ′に沿った断面図、第２
図は従来の正立型ＳＩＴの一構造例、第３図（ａ）乃至
（ｃ）は本発明によるＳＩＴの一単位を示す構造断面
図、第４図（ａ）乃至（ｃ）は本発明によるＳＩＴの他
の構造例、第５図（ａ）乃至（ｂ）は本発明による半導
体集積回路装置の一部の製造工程例を説明するための図
である。
Claims (7)
- 【請求項１】第１導電形高不純物密度の第１の主電極領
域（１１、１２）と、前記第１の主電極領域の上部に形
成された第１導電形低不純物密度の第１のチャンネル領
域（１１３）と、前記第１のチャンネル領域の上部に形
成された第１導電形で前記第１のチャンネル領域よりも
高不純物密度の第２のチャンネル領域（１３）と、前記
第２のチャンネル領域の内部に形成された第２導電形高
不純物密度のゲート領域（１４）と、前記第２のチャン
ネル領域の上部の一部に形成された第１導電形高不純物
密度の第２の主電極領域（１２、１１）とから構成され
る静電誘導トランジスタを含むことを特徴とする半導体
集積回路装置。 - 【請求項２】第１導電形高不純物密度の第１の主電極領
域（１１、１２）と、前記第１の主電極領域の上部に形
成された第１導電形低不純物密度の第１のチャンネル領
域（１１３）と、前記第１のチャンネル領域の上部に形
成された第１導電形で前記第１のチャンネル領域よりも
高不純物密度の第２のチャンネル領域（１３）と、前記
第２のチャンネル領域の一部に形成された少なく共１対
の凹部と、前記凹部の底面の一部及び側壁の一部に形成
された第２導電形高不純物密度のゲート領域（１４）
と、前記少なく共１対の凹部の間の前記第２のチャンネ
ル領域の上部に形成された第１導電形高不純物密度の第
２の主電極領域（１２、１１）とから構成される静電誘
導トランジスタを含むことを特徴とする半導体集積回路
装置。 - 【請求項３】第１導電形高不純物密度の第１の主電極領
域（１１、１２）と、前記第１の主電極領域の上部に形
成された第１導電形低不純物密度の第１のチャンネル領
域（１１３）と、前記第１のチャンネル領域の上部に形
成された第１導電形で前記第１のチャンネル領域よりも
高不純物密度の第２のチャンネル領域（１３）と、前記
第２のチャンネル領域の表面の一部から前記第１のチャ
ンネル領域まで達するように形成された少なく共１対の
凹部と、前記凹部の側壁部の前記第２のチャンネル領域
の一部に形成された第２導電形高不純物密度のゲート領
域（１４）と、前記少なく共１対の凹部の間の前記第２
のチャンネル領域の上部に形成された第１導電形高不純
物密度の第２の主電極領域（１２、１１）とから構成さ
れる静電誘導トランジスタを含むことを特徴とする半導
体集積回路装置。 - 【請求項４】第１導電形高不純物密度の第１の主電極領
域（１１、１２）と、前記第１の主電極領域の上部に形
成された第１導電形低不純物密度の第１のチャンネル領
域（１１３）と、前記第１のチャンネル領域の上部に形
成された第１導電形で前記第１のチャンネル領域よりも
高不純物密度の第２のチャンネル領域（１３）と、前記
第２のチャンネル領域の表面の一部から前記第１のチャ
ンネル領域まで達するように形成された少なく共１対の
凹部と、前記凹部の側壁部の前記第２のチャンネル領域
の一部に接するように形成されたショットキーゲート電
極（４）と、前記少なく共１対の凹部の間の前記第２の
チャンネル領域の上部に形成された第１導電形高不純物
密度の第２の主電極領域（１２、１１）とから構成され
る静電誘導トランジスタを含むことを特徴とする半導体
集積回路装置。 - 【請求項５】第１導電形高不純物密度の第１の主電極領
域（１１、１２）と、前記第１の主電極領域の上部に形
成された第１導電形低不純物密度の第１のチャンネル領
域（１１３）と、前記第１のチャンネル領域の上部に形
成された前記第１のチャンネル領域よりも高不純物密度
の第２のチャンネル領域（１３）と、前記第２のチャン
ネル領域の表面の一部から前記第１のチャンネル領域ま
で達するように形成された少なく共１対の凹部と、前記
凹部の底面及び側面に形成されたゲート絶縁膜（２０）
と、前記ゲート絶縁膜上に形成されたゲート電極（４）
と、前記少なく共１対の凹部の間の前記第２のチャンネ
ル領域の上部に形成された第１導電形高不純物密度の第
２の主電極領域（１２、１１）とから構成される静電誘
導トランジスタを含むことを特徴とする半導体集積回路
装置。 - 【請求項６】半導体基板（１０４）と、前記半導体基板
の上部に形成された第１導電形高不純物密度の埋め込み
領域（１１１）と、前記埋め込み領域の上部に形成され
た第１導電形低不純物密度の第１のチャンネル領域（１
１３）と、前記第１のチャンネル領域（１１３）の上部
に形成された第１導電形で前記第１のチャンネル領域よ
りも高不純物密度の第２のチャンネル領域（１３）と、
前記第２のチャンネル領域の上部に形成された第１導電
形高不純物密度の第１の主電極領域（１１）および少な
く共１対のショットキーゲート電極（４）と、前記少な
く共１対のショットキーゲート電極の間の前記第２のチ
ャンネル領域の上部に形成された第２の主電極領域（１
２）とから構成される静電誘導トランジスタを含み前記
半導体基板は前記第１の導電形とは反対導電形である第
２の導電形であることを特徴とする半導体集積回路装
置。 - 【請求項７】第１導電形高不純物密度の半導体基板（１
２）の上部に第１導電形低不純物密度の第１のエピタキ
シャル成長層（１１３）と、前記第１のエピタキシャル
成長層よりも高不純物密度の第２のエピタキシャル成長
層（１３）とを連続的に多重エピタキシャル成長する第
１の工程と、前記第２のエピタキシャル成長層（１３）
の上部に第２導電形高不純物密度の少なく共１対のゲー
ト領域（１４）を選択拡散する第２の工程と、前記第２
のエピタキシャル成長層（１３）の上部に、第１導電形
で、前記第２のエピタキシャル成長層とほぼ等しい不純
物密度の第３のエピタキシャル成長層（１３′）を形成
する第３の工程とを少なく共含むことを特徴とする静電
誘導トランジスタを含む半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040920A JPH0638470B2 (ja) | 1983-03-12 | 1983-03-12 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040920A JPH0638470B2 (ja) | 1983-03-12 | 1983-03-12 | 半導体集積回路装置及びその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52030900A Division JPS592379B2 (ja) | 1977-03-19 | 1977-03-19 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169955A JPS58169955A (ja) | 1983-10-06 |
| JPH0638470B2 true JPH0638470B2 (ja) | 1994-05-18 |
Family
ID=12593933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58040920A Expired - Lifetime JPH0638470B2 (ja) | 1983-03-12 | 1983-03-12 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638470B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52128082A (en) * | 1976-04-20 | 1977-10-27 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture |
| JPS592379B2 (ja) * | 1977-03-19 | 1984-01-18 | 財団法人半導体研究振興会 | 半導体メモリ |
-
1983
- 1983-03-12 JP JP58040920A patent/JPH0638470B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58169955A (ja) | 1983-10-06 |
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