JPH0638471B2

JPH0638471B2 - 半導体装置

Info

Publication number: JPH0638471B2
Application number: JP62027525A
Authority: JP
Inventors: 和正薩摩; 五郎御手洗
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-02-09
Filing date: 1987-02-09
Publication date: 1994-05-18
Anticipated expiration: 2009-05-18
Also published as: JPS63194351A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体装置に関し、特に寄生現象を改善し
た半導体装置に関するものである。

〔従来の技術〕

従来の技術を、第７図を用いて説明する。

第７図は、従来のバイポーラＩＣで使用されるｐ^＋／ｎ
ダイオードの構造を示したものである。このような半導
体装置では、まずｐ型の基板１にアンチモン（Ｓｂ）を
拡散することによって高濃度のｎ型埋込層２を形成し、
その上に全面に高比抵抗のｎ⁻エピタキシャル層３を成
長させる。そして、同一チップ上にある素子間を分離す
るためにボロン（Ｂ）を拡散して分離拡散領域４を形成
する。次に、素子の直列抵抗を下げるために、リン
（Ｐ）の拡散によりコレクタウォール１０を形成する。
その後、Ｂをイオン注入することによりｐ^＋ベース領域
５を作り、ｐ^＋／ｎ接合を形成する。そして、酸化膜６
に電極取り出し用の穴を開けた後、アルミニウム７によ
って配線を行ない装置を完成する。

この第７図に示すような構造において、ダイオードが活
性に動作している場合を考える。ダイオードのｐ^＋／ｎ
接合が順バイアスされると、接合を通してキャリアの注
入が起り、それは接合の低濃度側で顕著となる。ｎ⁻エ
ピタキシャル領域３に注入されたホールは、電子と再結
合しつつエピタキシャル領域３中を拡散して行く。拡散
はほぼ等方的と考えられるので、ホールはｎ^＋埋込層２
へ、あるいはｎ^＋コレクタウォール領域１０へと侵入し
て行く。ｎ^＋領域中においては、ホールの拡散長はｎ⁻
領域中に比較して非常に短くなっていると考えられる
が、それでも有限の値をもっている。このため、埋込層
２あるいはコレクタウォール領域１０を通り抜けてホー
ルが基板１あるいは分離領域４へと達することになる。
つまり、寄生のｐｎｐトランジスタが構成されることに
なる。この場合、特にコレクタウォール拡散１０の下部
ではリン（Ｐ）濃度が非常に低くなっているので、この
では寄生ｐｎｐトランジスタのｈFEがかなり大きくなっ
ていると考えられる。これに対して、埋込層２は拡散速
度の遅いアンチモン（Ｓｂ）で形成されているので、濃
度の低下は少なくここでの寄生ｐｎｐトランジスタのｈ
FEは小さいと予想される。

〔発明が解決しようとする問題点〕

従来のｐ^＋／ｎダイオードは以上のように構成されてい
るので、基板−エピタキシャル層−ベースの間で縦方向
の寄生ｐｎｐトランジスタが構成され、ＩＣの動作に不
都合が生じるという問題点があった。たとえば、ダイオ
ードに電流が流れる場合、この電流は寄生ｐｎｐトラン
ジスタのベース電流として働くから、ｈFEに比例した量
の電流がベース領域から基板へと流れることになる。こ
の結果、ＩＣはこの寄生電流分のパワーロスを生じるこ
とになり、ＩＣ本来の動作の許容損失を小さくしてしま
うことになる。また、寄生トランジスタのｈFEがある程
度大きくなると、隣接した島との間に形成されるサイリ
スタ構造によるラッチアップの可能性が出てくる。この
場合、ＩＣは破壊に至るおそれがある。

このような問題を回避するには、基本的に寄生ｐｎｐト
ランジスタのｈFEを小さくすることが必要である。たと
えば、コレクタウォール拡散の濃度を高くしたり時間を
長くしたりすることによってコレクタウォール下部での
濃度を高める方法が考えられるが、前者の場合は高濃度
のリンがエピタキシャル層の結晶性を劣化させるという
問題があり、後者の場合では濃度を十分に高めるには非
常に長時間のドライブが必要となり、スループットが低
下し、また長時間のドライブによって埋込層Ｓｂがアウ
トディフュージョンを起してデバイス特性を悪化させる
場合も起ってくるという問題がある。また、ライフタイ
ムキラーを導入することによってホールの拡散長を小さ
くするという方法も考えられるが、この場合、本来のト
ランジスタ特性の劣化が大きくて汎用的には使用できな
い。

この発明は上記のような問題点を解消するためになされ
たもので、寄生効果を抑制することができ、誤動作や破
壊の危険性の少ない半導体装置を得ることを目的とす
る。

〔問題点を解決するための手段〕

この発明に係る半導体装置は、半導体基板表面に形成さ
れた第１導電型の埋込層と、上記基板及び埋込層の表面
上に形成された第１導電型の半導体層と、この半導体層
表面から上記基板の表面に達するとともに、上記埋込層
と離隔し、かつ上記埋込層を囲って形成された第２導電
型の第１の分離領域と、上記埋込層上に位置する上記半
導体層の表面に形成され、ダイオードまたはトランジス
タの半導体素子を構成するための第２導電型の半導体領
域と、この半導体領域と上記第１の分離領域との間に位
置し、上記半導体層の表面から所定深さに形成された第
２導電型の第２の分離領域と、この第２の分離領域に、
その表面にて電気的に接続された配線層とを備え、該配
線層によって上記半導体層と同電位または上記半導体層
とのＰＮ接合に逆バイアスを与える電位を上記第２の分
離領域に与えるようにしたものである。

また、この発明に係る半導体装置は、第１導電型の半導
体層の表面に形成され、ダイオードまたはトランジスタ
の第１の半導体素子を構成するための第２導電型の第１
の半導体領域と、上記半導体層の表面に上記第１の半導
体領域とは離隔して形成され、上記第１の半導体素子と
は異なるダイオードまたはトランジスタの第２の半導体
素子を構成するための第２導電型の第２の半導体領域
と、これら第１及び第２の半導体領域との間に位置し、
上記半導体層の表面から所定深さに形成された第２導電
型の第３の半導体領域と、この第３の半導体領域に、そ
の表面にて電気的に結合され、上記半導体層と同電位ま
たは上記半導体層とのＰＮ接合に逆バイアスを与える電
位を上記分離領域に与えるための配線層とを備えたもの
である。

〔作用〕

この発明においては、第１導電型の半導体層の表面に形
成されたダイオードまたはトランジスタの半導体素子を
形成するための第２導電型の半導体領域と第２導電型の
第１の分離領域との間に設けた第２導電型の第２の分離
領域の電位を、上記半導体層と同電位または上記半導体
層とのＰＮ接合に逆バイアスを与える電位にすることに
より、上記第２導電型の半導体領域に注入されたキャリ
アは上記第２の分離領域に阻まれてそれ以上拡散して行
くことができず、寄生効果を抑制することができる。

また、第１導電型の半導体層の表面に形成されたダイオ
ードまたはトランジスタの半導体素子を形成するための
それぞれ独立した第２導電型の第１及び第２の半導体領
域間に形成された第２導電型の第３の半導体領域に、上
記半導体層と同電位または上記半導体層とのＰＮ接合に
逆バイアスを与える電位にすることにより、上記第２導
電型の第１または第２の半導体領域に注入されたキャリ
アは上記第３の分離領域に阻まれてそれ以上拡散して行
くことができず、寄生効果を抑制することができる。

〔実施例〕

第１図によりこの発明の一実施例を説明する。図におい
て、１はｐ型基板、２はｎ型埋込層、３はｎ型エピタキ
シャル層、４はｐ型分離領域、５はｐ型ベース領域、６
は酸化膜、７はアルミニウム配線である。上記構成にお
いて、ｎ型エピタキシャル層３が第１導電型の半導体層
に相当し、ｐ型分離領域４のうち外側に位置するものが
第２導電型の第１の分離領域に相当し、内側に位置する
ものが第２導電型の第２の分離領域に相当するものとな
ている。また、ｐ型ベース領域５が第２導電型の半導体
領域に相当し、アルミニウム配線７が配線層に相当する
ものとなっている。

この第１図は、第７図と同様にバイポーラＩＣで作られ
るｐ^＋／ｎダイオードの構造を示したものである。製造
方法もほぼ第７図に示す従来の場合と同様であるが、ベ
ース領域５と分離領域４の間に分離拡散によってｐ領域
４を形成し、その下部が埋込層２によって基板１から電
気的に分離されるようにし、さらにそのｐ領域４とエピ
タキシャル層３をアルミ配線７によって接続していると
ことが違っている。

このような構造の半導体装置では、エピタキシャル層３
に注入されたホールはｐ領域４に達すると、ｐ領域４内
を移動してアルミ配線７からダイオード外へと取り出さ
れて、再びｐ領域４からエピタキシャル層３中へ注入さ
れることはない。つまり、ｐ領域４に入ったホールは多
数キャリアとなるが、ｐ領域４自体はアルミ配線７によ
ってエピタキシャル層３と同電位にされているので、ｐ
領域４からエピタキシャル層３へと注入が起ることはな
いのである。これはまた、分離拡散領域４をコレクタと
した横方向ｐｎｐトランジスタが構成されていて、注入
キャリアがコレクタ電流として取り出されていると考え
ることもできる。このように考えるならば、分離拡散領
域４とエピタキシャル層３とで作る接合は、逆バイアス
されている方がより有効であると考えられる。

なお、上記実施例では分離拡散４のみを使用した場合に
ついて述べたが、第２図に示すように埋込分離拡散８
（この場合、外側に位置する埋込分離拡散８は外側に位
置する分離拡散４とともに第２導電型の第１の分離領域
を形成し、内側に位置する埋込分離拡散８は内側に位置
する分離拡散４とともに第２導電型の第２の分離領域を
形成することになる）を利用することによってさらに大
きな効果が得られる。つまり、分離拡散４のみによる場
合、その拡散下部はかなり低濃度になっている。そのた
め、ダイオードを流れる電流が大きくなった場合に、ト
ランジスタが飽和するように、この横方向ｐｎｐトラン
ジスタのコレクタベース接合、すなわち分離拡散４とエ
ピタキシャル層３で作る接合が順バイアスされるように
なるが、このとき、ｐ領域４の濃度が小さい方がこの現
象が顕著になるのである。そのため、埋込分離拡散８を
利用してこの部分の濃度を高くすることは、寄生防止を
改善するためにさらに効果がある。

また、以上の例では分離拡散４，８により寄生を防止す
る場合について述べたが、第６図に示すように、ｐ型ベ
ース領域５ａ（第２導電型の第２の分離領域）を用いる
ようにしてもよい。すなわち、ｐ^＋／ｎダイオードのｐ
型ベース領域５と分離拡散領域４の間もう一つのｐ型ベ
ース領域５ａを形成し、この領域５ａの電位を上記実施
例と同様に制御するようにすれば、ｐ型ベース領域５−
エピタキシャル層３−分離拡散領域４で形成される横方
向ｐｎｐトランジスタの寄生を防止する効果がある。

また、第３図に示すように、本発明はダイオードだけで
はなくトランジスタに適用しても効果がある。上述した
ように、トランジスタが飽和状態になるとトランジスタ
のコレクタベース接合が順バイアスされ、この接合から
エピタキシャル層３へとホールの注入が起る。つまり、
状況としてはダイオードの場合と本質的に同じである。

さらに、第４図に示す装置は、トランジスタの電流容量
を改善するために第３図の構造の装置にコレクタウォー
ル１０を追加したものである。

以上の例では全てバイポーラＩＣの構造を例に取って説
明したが、本発明は第５図に示すようにディスクリート
デバイスに適用しても効果がある。第５図のデバイス
は、高濃度のｎ型基板１１に高比抵抗のｎ⁻エピタキシ
ャル層１２を成長させ、二つのｐ^＋ベース領域１３を形
成したもので、１チップに２個のｐ^＋ｎダイオードを含
んだデバイスである。上記構成において、ｎ⁻エピタキ
シャル層１２が第１導電型の半導体層に相当し、一方の
ｐ型ベース領域１３が第２導電型の第１の半導体領域に
相当し、他方のｐ型ベース領域１３が第２導電型の第２
の半導体領域に相当し、ｐ型分離領域１４が第２導電型
の第３の半導体領域に相当し、アルミ配線７のうちｐ型
分離領域１４に接続されたものが配線層に相当するもの
となっている。この場合も、ｐ型領域１４を形成するこ
とによって二つのｐ型ベース領域１３間の寄生の横方向
ｐｎｐトランジスタを抑えることにができる。

また、以上の例では全て注入キャリアがホールの場合に
ついて説明したが、電子が注入される場合でも同様の効
果が得られる。

〔発明の効果〕

以上説明したように、この発明に係る半導体装置によれ
ば、第１導電型の半導体層の表面に形成されたダイオー
ドまたはトランジスタの半導体素子を形成するための第
２導電型の半導体領域と第２導電型の第１の分離領域と
の間に設けた第２導電型の第２の分離領域の電位を、上
記半導体層と同電位または上記半導体層とのＰＮ接合に
逆バイアスを与える電位とするようにしたもので、他の
デバイス特性を劣化させることなく寄生効果を抑制する
ことができ、ひいては誤動作や破壊の危険性の少ない優
れた素子を提供することができる効果がある。

また、この発明に係る半導体装置は、第１導電型の半導
体層の表面に形成されたダイオードまたはトランジスタ
の半導体素子を形成するためのそれぞれ独立した第２導
電型の第１及び第２の半導体領域間に形成された第２導
電型の第３の半導体領域の電位を、上記半導体層と同電
位または上記半導体層とのＰＮ接合に逆バイアスを与え
る電位となるようにしたので、他のデバイス特性を劣化
させることなく寄生効果を抑制することができ、ひいて
は誤動作や破壊の危険性の優ない優れた素子を提供する
ことができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体装置を示す図、
第２図ないし第６図は本発明の他の実施例による半導体
装置を示す図、第７図は従来の半導体装置を示す図であ
る。図中、１はｐ型半導体基板、２はｎ型埋込層、３はｎ型
エピタキシャル層、４はｐ型分離拡散領域、５はｐ型ベ
ース領域、６は酸化膜、７はアルミ配線、８はｐ型埋込
分離拡散領域、９はｎ型エミッタ領域、１０はｎ型コレ
クタウォール領域、１１はｎ型半導体基板、１２はｎ型
エピタキシャル層、１３はｐ型ベース領域、１４はｐ型
領域、１５はｎ型チャネルストップ領域である。なお、図中同一符号は、同一又は相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】半導体基板、この半導体基板の表面に形成された高濃度の第１導電型
の埋込層、上記半導体基板及び上記埋込層の表面上に形成された第
１導電型の半導体層、この半導体層の表面から上記半導体基板の表面に達する
とともに、上記埋込層と離隔し、かつ上記埋込層を囲っ
て形成された第２導電型の第１の分離領域、上記埋込層上に位置する上記半導体層の表面に形成さ
れ、ダイオードまたはトランジスタの半導体素子を構成
するための第２導電型の半導体領域、この半導体領域と上記第１の分離領域との間に位置し、
上記半導体層の表面から所定深さに形成された第２導電
型の第２の分離領域、この第２の分離領域に、その表面にて電気的に接続さ
れ、上記半導体層の同電位または上記半導体層とのＰＮ
接合に逆バイアスを与える電位を上記第２の分離領域に
与えるための配線層を備えたことを特徴とする半導体装
置。
【請求項２】上記第２の分離領域の所定深さは、上記埋
込層に達する深さであることを特徴とする特許請求の範
囲第１項記載の半導体装置。
【請求項３】第１導電型の半導体層、この半導体層の表面に形成され、ダイオードまたはトラ
ンジスタの第１の半導体素子を構成するための第２導電
型の第１の半導体領域、上記半導体層の表面に上記第１の半導体領域とは離隔し
て形成され、上記第１の半導体素子とは異なるダイオー
ドまたはトランジスタの第２の半導体素子を構成するた
めの第２導電型の第２の半導体領域、これら第１及び第２の半導体領域との間に位置し、上記
半導体層の表面から所定深さに形成された第２導電型の
第３の半導体領域、この第３の半導体領域に、その表面にて電気的に結合さ
れ、上記半導体層と同電位または上記半導体層とのＰＮ
接合に逆バイアスを与える電位を上記分離領域に与える
ための配線層を備えたことを特徴とする半導体装置。
【請求項４】上記第３の半導体領域は、上記第１の半導
体領域と第２の半導体領域との間に位置する第１導電型
のチャネルストップ領域に形成されていることを特徴と
する特許請求の範囲第３項記載の半導体装置。