JPS5882559A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS5882559A JPS5882559A JP56180893A JP18089381A JPS5882559A JP S5882559 A JPS5882559 A JP S5882559A JP 56180893 A JP56180893 A JP 56180893A JP 18089381 A JP18089381 A JP 18089381A JP S5882559 A JPS5882559 A JP S5882559A
- Authority
- JP
- Japan
- Prior art keywords
- type
- layer
- terminal
- integrated circuit
- surrounded
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置、とくに、誤動作防止をは
かった半導体集積回路装置に関するものである。
かった半導体集積回路装置に関するものである。
第１図に示す回路は一般によく用いられる差動増幅回路
である。この回路構成で一方の入力端子１が他方の入力
端子２０所定基準電圧よシ低い入力電圧の場合、この入
力によって一対のＰＮＰトとともに、これに結合された
一対のＮＰＮ ）ランジスタロおよび６のコレクタ電流
も流れて、出力側のＮＰＮ）ランジスタフがオフ状態に
なる。このとき、上記入力端子２側の一対のＰＮＰトラ
ンジスタ８，９は、入力レベルに応じて、定電流源回路
１ｏを通じて供給される電流で動作する。この回路構成
では入力端子１の電圧レベルが、接地電極１１の電圧レ
ベル（零電位）よシ低い負の電圧レベルであった場合で
も同様な動作を行う。
である。この回路構成で一方の入力端子１が他方の入力
端子２０所定基準電圧よシ低い入力電圧の場合、この入
力によって一対のＰＮＰトとともに、これに結合された
一対のＮＰＮ ）ランジスタロおよび６のコレクタ電流
も流れて、出力側のＮＰＮ）ランジスタフがオフ状態に
なる。このとき、上記入力端子２側の一対のＰＮＰトラ
ンジスタ８，９は、入力レベルに応じて、定電流源回路
１ｏを通じて供給される電流で動作する。この回路構成
では入力端子１の電圧レベルが、接地電極１１の電圧レ
ベル（零電位）よシ低い負の電圧レベルであった場合で
も同様な動作を行う。
第２図はこの回路を集積回路化した一例の断面図を示す
。第１図の回路と対応させてみると、差動増幅回路を構
成する入力端子１側のＰＮＰ ）ランジスタ３の隣りに
出力側のＮＰＮ ）ランジスタフが位置する場合を示す
。この位置構成で上記ＰＩＩＰ）ランジスタ３のペース
に接続される入力端子１に接地電極１１より低い電圧が
入力された場合、通常基板Ｓけ接地接続されるので隣り
のＭＰｌｉ ）ランジスタフとの間に設けられたＰ形分
離層ＩとＰＮＰ）ランジスタ３のｎ形ベース領域ｂとが
順方向となり１分離層工からＰＮＰ ）ランラスタ３０
ベースｂへ電流が流れ、さらに隣りの）ｉ、ＰＨ）ラン
ジスタフのｎ形コレクタ領域Ｃ′とか寄生ＮＰＮトラン
ジスタを構成することになり、この寄生ＨＰＮ ）ラン
ジスタがオン状態となる。
。第１図の回路と対応させてみると、差動増幅回路を構
成する入力端子１側のＰＮＰ ）ランジスタ３の隣りに
出力側のＮＰＮ ）ランジスタフが位置する場合を示す
。この位置構成で上記ＰＩＩＰ）ランジスタ３のペース
に接続される入力端子１に接地電極１１より低い電圧が
入力された場合、通常基板Ｓけ接地接続されるので隣り
のＭＰｌｉ ）ランジスタフとの間に設けられたＰ形分
離層ＩとＰＮＰ）ランジスタ３のｎ形ベース領域ｂとが
順方向となり１分離層工からＰＮＰ ）ランラスタ３０
ベースｂへ電流が流れ、さらに隣りの）ｉ、ＰＨ）ラン
ジスタフのｎ形コレクタ領域Ｃ′とか寄生ＮＰＮトラン
ジスタを構成することになり、この寄生ＨＰＮ ）ラン
ジスタがオン状態となる。
この４１１ではＮＰＮ ）ランジスタフのコレクタ、す
なわち出力端子１２から電流が流れてしまう。
なわち出力端子１２から電流が流れてしまう。
つまり、この状態はＮＰＮ トランジスタ７がオン状態
と同様の動作となる。
と同様の動作となる。
このように、一方の入力端子１が他方の入力端子２より
低い入力信号にもかかわらず、トランジスタ７はオン状
態と同様となり誤動作を行うことになる。なお、第１図
における端子１３は電源端子である。
低い入力信号にもかかわらず、トランジスタ７はオン状
態と同様となり誤動作を行うことになる。なお、第１図
における端子１３は電源端子である。
従来、この誤動作を防ぐには入力信号が接地電位（零電
位）より低い電圧にならないようにする必要があった。
位）より低い電圧にならないようにする必要があった。
本発明は上述の問題点を除去したもので、入力信号がグ
ランドレベルより低くなっても誤動作のないものである
。
ランドレベルより低くなっても誤動作のないものである
。
本発明の一実施例を第３図に平面図を、第４図に第３図
をａ −ａ’線で切断した場合の断面図を示す。差動増
幅回路を構成するトランジスタ３のＰ型分離領域１７の
外側のエピタキシャル層１６をさらにＰ型分Ｉ１１頭域
１６で囲むように構成し、囲まれた上記エピタキシャル
層１６を接地接続する。
をａ −ａ’線で切断した場合の断面図を示す。差動増
幅回路を構成するトランジスタ３のＰ型分離領域１７の
外側のエピタキシャル層１６をさらにＰ型分Ｉ１１頭域
１６で囲むように構成し、囲まれた上記エピタキシャル
層１６を接地接続する。
１４ｉｊＮＰＮ）ランジスタフのＨ形エピタキシャル島
領域よりなるコレクタ＠域である。
領域よりなるコレクタ＠域である。
この様に構成すればＰＮＰ ｌ−ランジスタ３のベース
の入力端子１に接地端子１１より低い入力信号が入力し
た場合、隣の分離領域１７をとり囲んだエピタキシャル
層１６とで構成された寄生ＮＰＮトランジスタがＯＮす
るが、この寄生ＮＰＮトランジ不夕のベース、コレクタ
に当るＰ形分離頭域１７及びＮ形エピタキシャル層１６
０部分に、接地電位に接続されている形になっているの
で、接地端子１１から電流がＰＮＰ）ランジスタ３のベ
ース端子１へ流れるのみである。こ・のため、分離領域
で囲まれたエピタキシャル島領域の隣りに上記寄生ＮＰ
Ｎトランジスタがあってもなんの影響のベース入力端子
１に接地電位よシ低い入力信号が入力しても隣りの素子
はなんの影響も受けない。
の入力端子１に接地端子１１より低い入力信号が入力し
た場合、隣の分離領域１７をとり囲んだエピタキシャル
層１６とで構成された寄生ＮＰＮトランジスタがＯＮす
るが、この寄生ＮＰＮトランジ不夕のベース、コレクタ
に当るＰ形分離頭域１７及びＮ形エピタキシャル層１６
０部分に、接地電位に接続されている形になっているの
で、接地端子１１から電流がＰＮＰ）ランジスタ３のベ
ース端子１へ流れるのみである。こ・のため、分離領域
で囲まれたエピタキシャル島領域の隣りに上記寄生ＮＰ
Ｎトランジスタがあってもなんの影響のベース入力端子
１に接地電位よシ低い入力信号が入力しても隣りの素子
はなんの影響も受けない。
上記の説明から明らかなように、本発明の構成によれば
、接地電位よシ低い入力信号が入力されても誤動作をお
こさず、安定に動作する。また本発明の構成によれば１
回路要素の配置を考慮する必要がなく、自由に回路要素
配置することができる。もちろんＰｌＪＰ）ランジスタ
８を第３図に示すような構造にすれば、入力端子２が接
地端子１１より低い入力信号が入力した場合にも誤動作
をおこさず安定に動作する。
、接地電位よシ低い入力信号が入力されても誤動作をお
こさず、安定に動作する。また本発明の構成によれば１
回路要素の配置を考慮する必要がなく、自由に回路要素
配置することができる。もちろんＰｌＪＰ）ランジスタ
８を第３図に示すような構造にすれば、入力端子２が接
地端子１１より低い入力信号が入力した場合にも誤動作
をおこさず安定に動作する。
第１図、は従来装置ならびに本発明装置にかかる回路の
動作を説明する基本的な回路図、第２図は従来の回路要
素配置例の断面図、第３図は本発明の一実施例の装置の
平面図、−第４図は第３図をＩＬ −！Ｌ’で切断した
場合の、断面図である。 １．２・・・・・・入力端子、３，４，８．９・・・′
・・・ＰＮＰトランジスタ、５，６．７・・・・・・Ｎ
ＰＨ）ランジス定電流源回路、１３・・・・・・電源端
子、１４，１ｓ。 １Ｂ・・・・・・エピタキシャル＆ａ域、１５．１７・
・・・・・分離領域。
動作を説明する基本的な回路図、第２図は従来の回路要
素配置例の断面図、第３図は本発明の一実施例の装置の
平面図、−第４図は第３図をＩＬ −！Ｌ’で切断した
場合の、断面図である。 １．２・・・・・・入力端子、３，４，８．９・・・′
・・・ＰＮＰトランジスタ、５，６．７・・・・・・Ｎ
ＰＨ）ランジス定電流源回路、１３・・・・・・電源端
子、１４，１ｓ。 １Ｂ・・・・・・エピタキシャル＆ａ域、１５．１７・
・・・・・分離領域。
Claims (1)
- 所定導電形基板上に形成され、前記基板およびこれと同
じ導電形の分離領域により電気的に分離された反対導電
形の第１の島領域内に、回路要素を構成するとともに、
上記第１の島＠域をとり囲む上記分＋１［域の外側に、
これらを囲む上記第１の島領域と同一導電形の第２の島
領域を設け、前記第２の島領域を回路要素の負側電源に
共通に接続したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180893A JPS5882559A (ja) | 1981-11-10 | 1981-11-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180893A JPS5882559A (ja) | 1981-11-10 | 1981-11-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5882559A true JPS5882559A (ja) | 1983-05-18 |
Family
ID=16091164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56180893A Pending JPS5882559A (ja) | 1981-11-10 | 1981-11-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5882559A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63194351A (ja) * | 1987-02-09 | 1988-08-11 | Mitsubishi Electric Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5219497U (ja) * | 1975-07-30 | 1977-02-10 |
-
1981
- 1981-11-10 JP JP56180893A patent/JPS5882559A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5219497U (ja) * | 1975-07-30 | 1977-02-10 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63194351A (ja) * | 1987-02-09 | 1988-08-11 | Mitsubishi Electric Corp | 半導体装置 |
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