JPH0638475B2 - 相補型電界効果トランジスタ装置 - Google Patents
相補型電界効果トランジスタ装置Info
- Publication number
- JPH0638475B2 JPH0638475B2 JP61026292A JP2629286A JPH0638475B2 JP H0638475 B2 JPH0638475 B2 JP H0638475B2 JP 61026292 A JP61026292 A JP 61026292A JP 2629286 A JP2629286 A JP 2629286A JP H0638475 B2 JPH0638475 B2 JP H0638475B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- well
- potential
- conductivity type
- reference potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は相補型電界効果トランジスタ装置（以下、ＣＭ
ＯＳトランジスタという）に係わり、特に、ＣＭＯＳト
ランジスタの構造上必然的に形成される寄生サイリスタ
のラッチアップ現状の防止を図ったＣＭＯＳトランジス
タの構造に関する。
ＯＳトランジスタという）に係わり、特に、ＣＭＯＳト
ランジスタの構造上必然的に形成される寄生サイリスタ
のラッチアップ現状の防止を図ったＣＭＯＳトランジス
タの構造に関する。
第４図はＣＯＭＳトランジスタの構造を示す断面図であ
り、ｎ型基板１にＰ型のウエル２，３が形成されてい
る。ウエル２，３には配線とのオーミック接触用Ｐ＋領
域４，５とソース・ドレイン領域となるｎ＋領域６，７
（ただし、それぞれソース領域とドレイン領域との一方
のみ示してあり、以下同じ）が形成されており、Ｐ＋領
域４とｎ＋領域とはグランド電位にＰ＋領域５とｎ＋領
域７とは負電位Ｖssに接続されている。一方、ｎ型基板
１にもソース・ドレイン領域となるＰ＋領域８とオーミ
ック接触用ｎ＋領域９とが形成されており、これらＰ＋
領域８とｎ＋領域９とは正電位Ｖccに接続されている。
り、ｎ型基板１にＰ型のウエル２，３が形成されてい
る。ウエル２，３には配線とのオーミック接触用Ｐ＋領
域４，５とソース・ドレイン領域となるｎ＋領域６，７
（ただし、それぞれソース領域とドレイン領域との一方
のみ示してあり、以下同じ）が形成されており、Ｐ＋領
域４とｎ＋領域とはグランド電位にＰ＋領域５とｎ＋領
域７とは負電位Ｖssに接続されている。一方、ｎ型基板
１にもソース・ドレイン領域となるＰ＋領域８とオーミ
ック接触用ｎ＋領域９とが形成されており、これらＰ＋
領域８とｎ＋領域９とは正電位Ｖccに接続されている。
したがって、ｎ＋領域７とＰウエル３とｎ型基板１とＰ
＋領域８とで寄生サイリスタが形成される。
＋領域８とで寄生サイリスタが形成される。
かかる構成のＣＭＯＳトランジスタにあっては、電源投
入時にグランド電位、負電位Ｖss，正電位Ｖccの順に電
位が固定されると寄生サイリスタのラッチアップ現象が
発生する。すなわち、グランド電位の固定によりウエル
２にグランド電位が供給された後、負電位Ｖssが固定す
ると、フローティング状態のｎ型基板１は、基板１とウ
エル３との接合容量により負電位Ｖss近くまで電圧が低
下する。その結果、ｎ型基板１とウエル２とが順方向バ
イアスになり、ウエル２から基板に多量のホールが流入
する。このホールはさらにウエル３に流入し、負電位Ｖ
ssに接続されているＰ＋領域５に達する。その結果、Ｐ
＋領域５近傍の電位が上昇し、今度は、ウエル３とｎ型
基板１とが順方向にバイアスされて、基板１には過剰エ
レクトロンが蓄積される。この状態で正電位Ｖccが固定
されると、過剰エレクトロンはＰ＋領域８に流入し、Ｐ
＋領域８からｎ型基板１にホールが流入して寄生サイリ
スタが点弧される。
入時にグランド電位、負電位Ｖss，正電位Ｖccの順に電
位が固定されると寄生サイリスタのラッチアップ現象が
発生する。すなわち、グランド電位の固定によりウエル
２にグランド電位が供給された後、負電位Ｖssが固定す
ると、フローティング状態のｎ型基板１は、基板１とウ
エル３との接合容量により負電位Ｖss近くまで電圧が低
下する。その結果、ｎ型基板１とウエル２とが順方向バ
イアスになり、ウエル２から基板に多量のホールが流入
する。このホールはさらにウエル３に流入し、負電位Ｖ
ssに接続されているＰ＋領域５に達する。その結果、Ｐ
＋領域５近傍の電位が上昇し、今度は、ウエル３とｎ型
基板１とが順方向にバイアスされて、基板１には過剰エ
レクトロンが蓄積される。この状態で正電位Ｖccが固定
されると、過剰エレクトロンはＰ＋領域８に流入し、Ｐ
＋領域８からｎ型基板１にホールが流入して寄生サイリ
スタが点弧される。
このようにして寄生サイリスタが点弧しラッチアップ現
象が生じると、大電流が流れ配線等が溶断されるので、
従来はウエル２，３間の距離およびウエル３とＰ＋領域
８との距離を大きく設定し、その間の基板抵抗を大きく
してエレクトロン、ホールの移動を阻止していた。
象が生じると、大電流が流れ配線等が溶断されるので、
従来はウエル２，３間の距離およびウエル３とＰ＋領域
８との距離を大きく設定し、その間の基板抵抗を大きく
してエレクトロン、ホールの移動を阻止していた。
しかしながら、上記従来のＣＭＯＳトランジスタ装置に
あっては、ラッチアップ現象を防止するためにウエル間
の間隔を大きく設定していたので、各ＣＭＯＳトランジ
スタの基板上の占有面積が大きくなり、高集積化が図れ
ないという問題点があった。
あっては、ラッチアップ現象を防止するためにウエル間
の間隔を大きく設定していたので、各ＣＭＯＳトランジ
スタの基板上の占有面積が大きくなり、高集積化が図れ
ないという問題点があった。
それで、本発明は、耐ラッチアップ特性に優れ、かつ、
高集積化の可能な正負二電源使用のＣＭＯＳトランジス
タ装置を提供することを目的としている。
高集積化の可能な正負二電源使用のＣＭＯＳトランジス
タ装置を提供することを目的としている。
第１基準電位が供給される第１導伝型の半導体基板と、
該半導体基板の表面部に形成され第１基準電位と異なる
第２基準電位が供給される第２導電型の第１ウエル領域
と、該第１ウエル領域から離隔した半導体基板の表面部
に形成され第１基準電位と第２基準電位との中間電位が
供給される第２導電型の第２ウエル領域とを有する相補
型電界効果トランジスタ装置において、前記第２ウエル
領域に対向する第１ウエル領域の境界領域に高濃度の第
２導電型領域を形成し該第２導電型領域に第２基準電位
を供給したことを要旨とする。
該半導体基板の表面部に形成され第１基準電位と異なる
第２基準電位が供給される第２導電型の第１ウエル領域
と、該第１ウエル領域から離隔した半導体基板の表面部
に形成され第１基準電位と第２基準電位との中間電位が
供給される第２導電型の第２ウエル領域とを有する相補
型電界効果トランジスタ装置において、前記第２ウエル
領域に対向する第１ウエル領域の境界領域に高濃度の第
２導電型領域を形成し該第２導電型領域に第２基準電位
を供給したことを要旨とする。
上記構成に係わる相補型電界効果トランジスタ装置にあ
っては、第２ウエル領域が中間電位に固定された後、半
導体基板がフローティング状態のまま第１ウエル領域が
第２基準電位に固定されると、半導体基板から第１導電
型のキャリヤが第２ウエル領域に注入され、第２ウエル
領域から基板に注入された第２導電型のキャリヤが第１
ウエル領域に流れる。しかしながら、該第２導電型のキ
ャリヤは第２基準電位に接続された第２導電型領域に吸
収され、第１ウエル領域の電位を変動させないので第１
ウエル領域と半導体基板とが順方向にバイアスされるこ
とがなく、寄生サイリスタは点弧されることがない。こ
のように、本発明は第２ウエル領域から第１ウエル領域
に第２導電型キャリヤの流入を前提としているので、こ
れらウエル領域の間隔を狭くすることができ、集積度の
向上を図ることができる。
っては、第２ウエル領域が中間電位に固定された後、半
導体基板がフローティング状態のまま第１ウエル領域が
第２基準電位に固定されると、半導体基板から第１導電
型のキャリヤが第２ウエル領域に注入され、第２ウエル
領域から基板に注入された第２導電型のキャリヤが第１
ウエル領域に流れる。しかしながら、該第２導電型のキ
ャリヤは第２基準電位に接続された第２導電型領域に吸
収され、第１ウエル領域の電位を変動させないので第１
ウエル領域と半導体基板とが順方向にバイアスされるこ
とがなく、寄生サイリスタは点弧されることがない。こ
のように、本発明は第２ウエル領域から第１ウエル領域
に第２導電型キャリヤの流入を前提としているので、こ
れらウエル領域の間隔を狭くすることができ、集積度の
向上を図ることができる。
第１図乃至第２図は本発明の一実施例を示す図であり、
図中、従来例と同一構成には同一符号のみ付し説明は省
略する。図において、１０は高濃度のＰ型不純物領域を
示しており、これらＰ＋領域１０はＰウエル２に対向す
るウエル３の境界領域に互に約５０μｍ、離隔して設け
られている。これらＰ＋領域１０はアルミ配線１１でｎ
＋領域７，Ｐ＋領域５と共に負電位に接続されている。
図中、従来例と同一構成には同一符号のみ付し説明は省
略する。図において、１０は高濃度のＰ型不純物領域を
示しており、これらＰ＋領域１０はＰウエル２に対向す
るウエル３の境界領域に互に約５０μｍ、離隔して設け
られている。これらＰ＋領域１０はアルミ配線１１でｎ
＋領域７，Ｐ＋領域５と共に負電位に接続されている。
したがって、Ｐウエル２が接地電位に固定された後、Ｐ
ウエル３が付電位に固定され、フローティング状態の半
導体基板１からエレクトロンがＰウエル２に注入され、
Ｐウエル２からはホールが基板１を通りウエル３に流入
しても、該ホールはＰ＋領域１０に吸収される。その結
果、Ｐウエル３の電位は上昇せず、Ｐウエル３と基板１
とが順方向バイアスになることがない。よって、寄生サ
イリスタは点弧されず、ラッチアップ現象も生じない。
ウエル３が付電位に固定され、フローティング状態の半
導体基板１からエレクトロンがＰウエル２に注入され、
Ｐウエル２からはホールが基板１を通りウエル３に流入
しても、該ホールはＰ＋領域１０に吸収される。その結
果、Ｐウエル３の電位は上昇せず、Ｐウエル３と基板１
とが順方向バイアスになることがない。よって、寄生サ
イリスタは点弧されず、ラッチアップ現象も生じない。
第３図は一実施例の変形例であり、Ｐ＋領域１０をウエ
ル３の境界に沿って細長く形成している。その結果、ア
ルミ配線１１とのコンタクトを減少させることができ
る。
ル３の境界に沿って細長く形成している。その結果、ア
ルミ配線１１とのコンタクトを減少させることができ
る。
第１図は本発明の一実施例の概略断面図、第２図は第１
図の平面図、第３図は一実施例の変形例の平面図、第４
図は従来例の概略断面図、第５図はラッチアップ現象を
説明するための断面図である。 １……半導体基板、２……第２ウエル、３……第３ウエ
ル、１０……第２導電型領域、Ｖcc……第１基準電位、
Ｖss……第２基準電位、ＧＮＤ……中間電位。
図の平面図、第３図は一実施例の変形例の平面図、第４
図は従来例の概略断面図、第５図はラッチアップ現象を
説明するための断面図である。 １……半導体基板、２……第２ウエル、３……第３ウエ
ル、１０……第２導電型領域、Ｖcc……第１基準電位、
Ｖss……第２基準電位、ＧＮＤ……中間電位。
Claims (1)
- 【請求項１】第１基準電位が供給される第１導電型の半
導体基板と、該半導体基板の表面部に形成され第１基準
電位とは異なる第２基準電位が供給される第２導電型の
第１ウエル領域と、該第１ウエル領域から離隔した半導
体基板の表面部に形成され第１基準電位と第２基準電位
との中間電位が供給される第２導電型の第２ウエル領域
とを有する相補型電界効果トランジスタ装置において、
前記第２ウエル領域に対向する第１ウエル領域の境界領
域に高濃度の第２導電型領域を形成し該第２導電型領域
に第２基準電位を供給したことを特徴とする相補型電界
効果トランジスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61026292A JPH0638475B2 (ja) | 1986-02-07 | 1986-02-07 | 相補型電界効果トランジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61026292A JPH0638475B2 (ja) | 1986-02-07 | 1986-02-07 | 相補型電界効果トランジスタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62183556A JPS62183556A (ja) | 1987-08-11 |
| JPH0638475B2 true JPH0638475B2 (ja) | 1994-05-18 |
Family
ID=12189233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61026292A Expired - Fee Related JPH0638475B2 (ja) | 1986-02-07 | 1986-02-07 | 相補型電界効果トランジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638475B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2783191B2 (ja) * | 1995-06-15 | 1998-08-06 | 日本電気株式会社 | 半導体装置の保護回路 |
-
1986
- 1986-02-07 JP JP61026292A patent/JPH0638475B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62183556A (ja) | 1987-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4672584A (en) | CMOS integrated circuit | |
| JP3400215B2 (ja) | 半導体装置 | |
| KR0159451B1 (ko) | 반도체장치의 보호회로 | |
| KR850007718A (ko) | 반도체 장치 | |
| JP3174043B2 (ja) | ラツチアツプ保護回路を有する集積回路 | |
| US6476422B1 (en) | Electrostatic discharge protection circuit with silicon controlled rectifier characteristics | |
| US4143391A (en) | Integrated circuit device | |
| JPH03224263A (ja) | Ｃｍｏｓ集積回路の静電放電保護構造 | |
| KR0136595B1 (ko) | 상보형 mos 회로기술을 이용한 래치업 방지회로를 가진 집적회로 | |
| JPS60247959A (ja) | ラツチアツプ防止回路 | |
| JPH0638475B2 (ja) | 相補型電界効果トランジスタ装置 | |
| GB2054955A (en) | Monolithic integrated CMOS circuit | |
| US6084272A (en) | Electrostatic discharge protective circuit for semiconductor device | |
| JPH044755B2 (ja) | ||
| JPH0738434B2 (ja) | 相補性回路技術による集積回路 | |
| US5880514A (en) | Protection circuit for semiconductor device | |
| JP2854900B2 (ja) | 半導体装置 | |
| US5581096A (en) | Integrated semiconductor device having a thyristor | |
| JP2601664B2 (ja) | 絶縁ゲート型電界効果半導体装置 | |
| EP0121096B1 (en) | Semiconductor contact structure | |
| JPS6130431B2 (ja) | ||
| JP2504838B2 (ja) | 半導体集積回路の入出力保護装置 | |
| KR100226741B1 (ko) | 정전기보호회로 | |
| JPH0456465B2 (ja) | ||
| JP2525142B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |