JPH0638503B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0638503B2 JPH0638503B2 JP62198203A JP19820387A JPH0638503B2 JP H0638503 B2 JPH0638503 B2 JP H0638503B2 JP 62198203 A JP62198203 A JP 62198203A JP 19820387 A JP19820387 A JP 19820387A JP H0638503 B2 JPH0638503 B2 JP H0638503B2
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- Japan
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- minigap
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- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に超高周波，極低電力し
かも高効率で動作する半導体装置に関するものである。
かも高効率で動作する半導体装置に関するものである。
〔従来の技術〕 人工的につくられた周期構造（超構造）により、ミニギ
ャップ（１meＶ〜５００meＶ程度）が生じることは、量
子力学の理論より周知の事実である。
ャップ（１meＶ〜５００meＶ程度）が生じることは、量
子力学の理論より周知の事実である。
一方、従来のデバイスでは、結晶本来の周期構造に由来
する禁制帯（バンドギャップ）を利用してｐ−ｎ接合を
作製しているため、バンドギャップ程度の大きさの動作
電圧（約１Ｖ以上）を必要とし、しかも、オン抵抗が大
きい。
する禁制帯（バンドギャップ）を利用してｐ−ｎ接合を
作製しているため、バンドギャップ程度の大きさの動作
電圧（約１Ｖ以上）を必要とし、しかも、オン抵抗が大
きい。
従来のデバイスでは、大きな禁制帯のもの（例えば、Ｓ
ｉやＧａＡｓ等）を用いてｐ−ｎ接合を形成しているた
めに、上述の通り、動作電圧が高く、オ抵抗が大きく、
消費電力が大きという欠点があった。また、禁制帯が大
きいことに起因して、ｐ−ｎ接合の空乏層が大きくな
り、動作速度も遅くなるという欠点も併せ持つ。
ｉやＧａＡｓ等）を用いてｐ−ｎ接合を形成しているた
めに、上述の通り、動作電圧が高く、オ抵抗が大きく、
消費電力が大きという欠点があった。また、禁制帯が大
きいことに起因して、ｐ−ｎ接合の空乏層が大きくな
り、動作速度も遅くなるという欠点も併せ持つ。
これを克服するために、禁制帯の狭い物質（例えばＩｎ
ＳｂやＨｇＣｄＴｅ等）を用いようとすると、ｐ−ｎ接
合の作製が技術的に困難であるばかりでなく、これらの
物質は、誘電率が非常に大きく、必然的に大きな内部容
量を含み、したがって早い動作は必ずしも期待できな
い。
ＳｂやＨｇＣｄＴｅ等）を用いようとすると、ｐ−ｎ接
合の作製が技術的に困難であるばかりでなく、これらの
物質は、誘電率が非常に大きく、必然的に大きな内部容
量を含み、したがって早い動作は必ずしも期待できな
い。
本発明の目的は、誘電率が大きくない物質（例えば、Ｓ
ｉやＧａＡｓＣｄＴｅ等）を用い、既存のプロセス技術
を利用して、上述の欠点を改善することにある。
ｉやＧａＡｓＣｄＴｅ等）を用い、既存のプロセス技術
を利用して、上述の欠点を改善することにある。
上記目的は、既に述べたミニギャップを利用することに
より、達成される。ミニギャップについては、半導体超
格子の物理と応用（日本物理学会編）第６頁等いくつか
の書物において論じられている。
より、達成される。ミニギャップについては、半導体超
格子の物理と応用（日本物理学会編）第６頁等いくつか
の書物において論じられている。
ミニギャップのエネルギー位置は、周期構造の周期に依
存する。従って、周期が連続的または段階的に変化する
領域を作れば、その領域でミニギャップのエネルギー位
置は傾くことになる。このことは、半導体超格子の物理
と応用（日本物理学会編）第１０４頁に述べられてい
る。本発明のポイントは、ドーピングまたはゲート電圧
の印加により、係るミニギャップを横切るエネルギー位
置にフェルミ準位を置き、そのミニギャップをはさん
で、ｐ−ｎ接合を形成することにある。逆に、フェルミ
準位の位置に、この新しいタイプのｐ−ｎ接合（ミニｐ
−ｎ接合）ができるように、上述の周期構造を作製して
もよい。
存する。従って、周期が連続的または段階的に変化する
領域を作れば、その領域でミニギャップのエネルギー位
置は傾くことになる。このことは、半導体超格子の物理
と応用（日本物理学会編）第１０４頁に述べられてい
る。本発明のポイントは、ドーピングまたはゲート電圧
の印加により、係るミニギャップを横切るエネルギー位
置にフェルミ準位を置き、そのミニギャップをはさん
で、ｐ−ｎ接合を形成することにある。逆に、フェルミ
準位の位置に、この新しいタイプのｐ−ｎ接合（ミニｐ
−ｎ接合）ができるように、上述の周期構造を作製して
もよい。
以下第２図を用いてより具体的に説明する。積層構造の
周期がａの領域（Ｉ）、周期がａからｂまで連続的また
は段階的に変化する領域（II）、および周期がｂの領域
（III）を作製すると、その積層構造に起因するミニギ
ャップのエネルギー位置は、第２図の８及び９で示され
る。図示していないが、通常それより上のエネルギー位
置にもさらに複数個のミニギャップが現われる。不純物
ドーピング等により適当な濃度のキャリアーを導入し、
フェルミ準位を、ミニギャップを横切る位置、例えば第
２図の７にもってくれば、領域（Ｉ）にｎ領域、領域
（III）にｐ領域、領域（II）にｐ−ｎ接合領域が形成
される。ここで従来はｐ型−ｎ型の両タイプは、異なる
ドーピングレベルとしなければ作製できなかったが、本
発明によれば同じドーピングレベルであっても、積層構
造の周期によって、ｐ型・ｎ型のどちらの半導体をも作
製可能なことに注目すべきである。第２図では、第１ミ
ニギャップ（一番エネルギーの低い位置に形成されるミ
ニギャップ）を利用したが、第２・第３またはそれ以上
のミニギャップを利用しても同様のものが作製される。
周期がａの領域（Ｉ）、周期がａからｂまで連続的また
は段階的に変化する領域（II）、および周期がｂの領域
（III）を作製すると、その積層構造に起因するミニギ
ャップのエネルギー位置は、第２図の８及び９で示され
る。図示していないが、通常それより上のエネルギー位
置にもさらに複数個のミニギャップが現われる。不純物
ドーピング等により適当な濃度のキャリアーを導入し、
フェルミ準位を、ミニギャップを横切る位置、例えば第
２図の７にもってくれば、領域（Ｉ）にｎ領域、領域
（III）にｐ領域、領域（II）にｐ−ｎ接合領域が形成
される。ここで従来はｐ型−ｎ型の両タイプは、異なる
ドーピングレベルとしなければ作製できなかったが、本
発明によれば同じドーピングレベルであっても、積層構
造の周期によって、ｐ型・ｎ型のどちらの半導体をも作
製可能なことに注目すべきである。第２図では、第１ミ
ニギャップ（一番エネルギーの低い位置に形成されるミ
ニギャップ）を利用したが、第２・第３またはそれ以上
のミニギャップを利用しても同様のものが作製される。
本発明は、周期構造を利用して作製されるミニｐ−ｎ接
合を含むことを特徴とする。通常のｐ−ｎ接合を含む従
来のすべてのデバイス（例えば、ダイオード，バイポー
ラ・トランジスタ，フィールドエフェクト・トランジス
タ等）は、上述のミニｐ−ｎ接合を含むものに置き換え
ることが可能である。
合を含むことを特徴とする。通常のｐ−ｎ接合を含む従
来のすべてのデバイス（例えば、ダイオード，バイポー
ラ・トランジスタ，フィールドエフェクト・トランジス
タ等）は、上述のミニｐ−ｎ接合を含むものに置き換え
ることが可能である。
実施例１． 第１図は、本発明の第１の実施例のｐ−ｎ接合型ダイオ
ードの断面図である。
ードの断面図である。
第１図において、３は半絶縁性ＧａＡｓ基板、４は不純
物をドープしないＧａＡｓ層である。はｎ型ＧａＡｓ
層、２はｎ型Ａｌ０．３Ｇａ０．７Ａｓ層で交互に積み
重ねられている。５は電極であり、Ａｕ−Ｇｅ合金また
はＩｎを用いて形成される。８及び９は、上記構造に起
因するミニギャップであり、６は結晶構造に起因する本
来の禁制帯である。７はドーピングによってできるフェ
ルミ準位である。先に述べた原理によって、領域（Ｉ）
ではｎ型、領域（III）ではｐ型となっている。
物をドープしないＧａＡｓ層である。はｎ型ＧａＡｓ
層、２はｎ型Ａｌ０．３Ｇａ０．７Ａｓ層で交互に積み
重ねられている。５は電極であり、Ａｕ−Ｇｅ合金また
はＩｎを用いて形成される。８及び９は、上記構造に起
因するミニギャップであり、６は結晶構造に起因する本
来の禁制帯である。７はドーピングによってできるフェ
ルミ準位である。先に述べた原理によって、領域（Ｉ）
ではｎ型、領域（III）ではｐ型となっている。
このダイオードの製造方法について説明する。第１図に
示すように、半絶縁性ＧａＡｓ基板３の上に、分子線エ
ピタキシ（ＭＢＥ）法により、意識的には不純物をドー
プしないＧａＡｓ層４を厚さ５００ｎｍエピタキシヤル
成長させ、その上にＳｉを１×１０18cm-3程度の濃度
（５×１０17〜２×１０18cm-3の範囲の濃度）で含むｎ
型ＧａＡｓ層１を８ｎｍ（５〜３０ｎｍの範囲）の厚さ
で成長させ、さらにＳｉを２×１０18cm-3程度の濃度で
含むｎ型ＡＡｌ０．３Ｇａ０．７Ａｓ層２を２ｎｍ（１
ｎｍ〜２０ｎｍの範囲）の厚さで成長させる。ｎ型Ｇａ
Ａｓ層１及びｎ型Ａｌ０．３Ｇａ０．７Ａｓ層２をそれ
ぞれ上記の条件で交互に１０層ずつ成長させ、さらにそ
の上にｎ型ＧａＡｓ層１の厚さを０．５ｎｍずつ減少さ
せながら、交互にｎ型ＧａＡｓ層１とｎ型Ａｌ０．３Ｇ
ａ０．７Ａｓ層２を６層ずつ成長させる。その上にそれ
ぞれ上記濃度でＳｉを含む厚さ５ｎｍ（２〜２０ｎｍの
範囲）のｎ型ＧａＡｓ層１と厚さ２ｎｍ（１〜２０ｎｍ
の範囲）のｎ型Ａｌ０．３Ｇａ０．７Ａｓ層２を交互に
１０層ずつ成長させる。
示すように、半絶縁性ＧａＡｓ基板３の上に、分子線エ
ピタキシ（ＭＢＥ）法により、意識的には不純物をドー
プしないＧａＡｓ層４を厚さ５００ｎｍエピタキシヤル
成長させ、その上にＳｉを１×１０18cm-3程度の濃度
（５×１０17〜２×１０18cm-3の範囲の濃度）で含むｎ
型ＧａＡｓ層１を８ｎｍ（５〜３０ｎｍの範囲）の厚さ
で成長させ、さらにＳｉを２×１０18cm-3程度の濃度で
含むｎ型ＡＡｌ０．３Ｇａ０．７Ａｓ層２を２ｎｍ（１
ｎｍ〜２０ｎｍの範囲）の厚さで成長させる。ｎ型Ｇａ
Ａｓ層１及びｎ型Ａｌ０．３Ｇａ０．７Ａｓ層２をそれ
ぞれ上記の条件で交互に１０層ずつ成長させ、さらにそ
の上にｎ型ＧａＡｓ層１の厚さを０．５ｎｍずつ減少さ
せながら、交互にｎ型ＧａＡｓ層１とｎ型Ａｌ０．３Ｇ
ａ０．７Ａｓ層２を６層ずつ成長させる。その上にそれ
ぞれ上記濃度でＳｉを含む厚さ５ｎｍ（２〜２０ｎｍの
範囲）のｎ型ＧａＡｓ層１と厚さ２ｎｍ（１〜２０ｎｍ
の範囲）のｎ型Ａｌ０．３Ｇａ０．７Ａｓ層２を交互に
１０層ずつ成長させる。
次に、フォトリソグラフィとドライエッチングを用い
て、第１図の領域（Ｉ）が露出するように加工する。さ
らにフォトリソグラフィを用いて、電極が形成される箇
所のみのフォトレジストを除去した後、Ｇｅを８％含む
Ａｕを２００ｎｍ、Ｎｉを２０ｎｍ、さらにＡｕを２０
０ｎｍ蒸着した後、リフトオフ法により電極５を形成す
る。さらに水素雰囲気中で４５０℃１分間の加熱を行な
うと、電極５から不純物が拡散し、良好なオーミック電
極となる。
て、第１図の領域（Ｉ）が露出するように加工する。さ
らにフォトリソグラフィを用いて、電極が形成される箇
所のみのフォトレジストを除去した後、Ｇｅを８％含む
Ａｕを２００ｎｍ、Ｎｉを２０ｎｍ、さらにＡｕを２０
０ｎｍ蒸着した後、リフトオフ法により電極５を形成す
る。さらに水素雰囲気中で４５０℃１分間の加熱を行な
うと、電極５から不純物が拡散し、良好なオーミック電
極となる。
なお、図面は概略図であり、図面の寸法や縦横の倍率や
層の数は現実のものとは必ずしも一致していない。
層の数は現実のものとは必ずしも一致していない。
このようにして作製したダイオードは、フェルミ準位が
第１ミニギャップを横切り、良好なｐ−ｎ接合ダイオー
ドの特性を示す。
第１ミニギャップを横切り、良好なｐ−ｎ接合ダイオー
ドの特性を示す。
第３図に、Ｓｉ及びＧｅのｐ−ｎ接合ダイオードの特性
と比較する。本発明の実施例１のミニギャップダイオー
ドでは、しきい電圧が極めて小さく、順方向では良好な
線型特性を示す。即ち、本ダイオードは、微小電流の整
流や微小信号の検波等に特に有用である。
と比較する。本発明の実施例１のミニギャップダイオー
ドでは、しきい電圧が極めて小さく、順方向では良好な
線型特性を示す。即ち、本ダイオードは、微小電流の整
流や微小信号の検波等に特に有用である。
尚、本発明の実施例１のダイオードでは、順方向に電流
を流した時、波長５０μｍ程度の遠赤外光の発光が認め
られる。従って、遠赤外あるいはミリ波の発光ダイオー
ドまたはレーザーとしての使用も可能である。遠赤外レ
ーザーとして使用する時は、積層構造の端面に薄いＡｕ
の膜を蒸着し、半透明ミラーとし、そのミラーから、レ
ザー光をとり出す。
を流した時、波長５０μｍ程度の遠赤外光の発光が認め
られる。従って、遠赤外あるいはミリ波の発光ダイオー
ドまたはレーザーとしての使用も可能である。遠赤外レ
ーザーとして使用する時は、積層構造の端面に薄いＡｕ
の膜を蒸着し、半透明ミラーとし、そのミラーから、レ
ザー光をとり出す。
実施例２． 第４図（ｂ）は、本発明の第２の実施例のバイポーラ・
トランジスタの断面図、第４図（ａ）はそのエネルギー
ダイヤフラム図である。
トランジスタの断面図、第４図（ａ）はそのエネルギー
ダイヤフラム図である。
本実施例が実施例１と異なるのは、電極が第４図に示す
ように、１０・１１・１２の３つあり、それぞれコレク
タ電極，ベース電極，エミッタ電極であるようなトラン
ジスタ構造である点である。
ように、１０・１１・１２の３つあり、それぞれコレク
タ電極，ベース電極，エミッタ電極であるようなトラン
ジスタ構造である点である。
その時のエネルギーダイヤグラムは第４図（ａ）の様に
なり、第１ミニギャップをはさんでｎ−ｐ−ｎ構造とな
る。それぞれの領域に電極を付ければ、トラジスタが形
成される。
なり、第１ミニギャップをはさんでｎ−ｐ−ｎ構造とな
る。それぞれの領域に電極を付ければ、トラジスタが形
成される。
このトランジスタの製造方法は、第１の実施例のダイオ
ードのエピタキシャル成長時に、領域（IV）と領域
（Ｖ）を加えて成長させ、また加工時には、ドライエッ
チングを２段階行ない、電極を１箇所余分にとればよ
い。他は、第１の実施例とほぼ同様である。
ードのエピタキシャル成長時に、領域（IV）と領域
（Ｖ）を加えて成長させ、また加工時には、ドライエッ
チングを２段階行ない、電極を１箇所余分にとればよ
い。他は、第１の実施例とほぼ同様である。
また、領域（Ｉ）及び領域（Ｖ）で周期の短かい超格子
をつくり、領域（III）で周期の長い超格子とし、領域
（II）及び領域（IV）で滑らかにつなげば、ｐとｎとは
反転し、ｐ−ｎ−ｐ型のトランジスタが作製される。
をつくり、領域（III）で周期の長い超格子とし、領域
（II）及び領域（IV）で滑らかにつなげば、ｐとｎとは
反転し、ｐ−ｎ−ｐ型のトランジスタが作製される。
このようにして作製されたトランジスタは、ギャップが
狭いことに起因して、僅かなベース電流で作動し、特に
微小信号の増幅に有効である。
狭いことに起因して、僅かなベース電流で作動し、特に
微小信号の増幅に有効である。
本発明によれば、形成される半導体デバイスの禁制帯幅
が狭いために、動作電圧・しきい電圧が極めて小さくな
る。同時に空乏層も狭くなるために、超高速動作も可能
となる。
が狭いために、動作電圧・しきい電圧が極めて小さくな
る。同時に空乏層も狭くなるために、超高速動作も可能
となる。
また、ミニギャップをはさんでのｐ型・ｎ型領域は、周
期構造の周期に依存して形成されるので、従来ｐ型を作
製するのは不可能であったII−VI族半導体（例えばＣｄ
Ｓｅ）等でも、ｐ−ｎ接合の形成が可能となった。但
し、そのｐ型というのは、ミニギャップをはさんでのｐ
型という意味である。
期構造の周期に依存して形成されるので、従来ｐ型を作
製するのは不可能であったII−VI族半導体（例えばＣｄ
Ｓｅ）等でも、ｐ−ｎ接合の形成が可能となった。但
し、そのｐ型というのは、ミニギャップをはさんでのｐ
型という意味である。
第１図は本発明の第１の実施例のダイオードの構造を示
す断面図、第２図は本発明の原理を示すエネルギーダイ
ヤグラム、第３図は本発明の第１の実施例のダイオード
と従来のダイオードの特性の比較を示す図、第４図
（ａ）は本発明の第２の実施例のバイポーラ・トランジ
スタのエネルギーダイヤグラム、第４図（ｂ）は本発明
の第２の実施例のトランジスタの構造を示す断面図であ
る。 １……ｎ型ＧａＡｓ層、 ２……ｎ型Ａｌ０．３Ｇａ０．７Ａｓ層、３……半絶縁
性ＧａＡｓ基板、４……ノンドープＧａＡｓ層、５……
電極、６……禁制帯、７……フェルミ準位、８……第１
ミニギャップ、９……第２ミニギャップ、１０……コレ
クタ電極、１１……ベース電極、１２……エミッタ電
極。
す断面図、第２図は本発明の原理を示すエネルギーダイ
ヤグラム、第３図は本発明の第１の実施例のダイオード
と従来のダイオードの特性の比較を示す図、第４図
（ａ）は本発明の第２の実施例のバイポーラ・トランジ
スタのエネルギーダイヤグラム、第４図（ｂ）は本発明
の第２の実施例のトランジスタの構造を示す断面図であ
る。 １……ｎ型ＧａＡｓ層、 ２……ｎ型Ａｌ０．３Ｇａ０．７Ａｓ層、３……半絶縁
性ＧａＡｓ基板、４……ノンドープＧａＡｓ層、５……
電極、６……禁制帯、７……フェルミ準位、８……第１
ミニギャップ、９……第２ミニギャップ、１０……コレ
クタ電極、１１……ベース電極、１２……エミッタ電
極。
Claims (2)
- 【請求項１】不純物を持つ少なくとも２種以上の半導体
を交互に積層してなる積層構造を有し、前記積層構造の
積層の周期は連続的または段階的に変化しており、前記
不純物によって生ずるフェルミ準位は前記周期の変化に
よって形成されるミニギャップを横切る位置にあること
を特徴とする半導体装置。 - 【請求項２】前記各層の半導体の不純物は各層ごとにそ
の濃度が独立に制御されたドーピングによることを特徴
とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62198203A JPH0638503B2 (ja) | 1987-08-10 | 1987-08-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62198203A JPH0638503B2 (ja) | 1987-08-10 | 1987-08-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6442179A JPS6442179A (en) | 1989-02-14 |
| JPH0638503B2 true JPH0638503B2 (ja) | 1994-05-18 |
Family
ID=16387197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62198203A Expired - Lifetime JPH0638503B2 (ja) | 1987-08-10 | 1987-08-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638503B2 (ja) |
-
1987
- 1987-08-10 JP JP62198203A patent/JPH0638503B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| （財）新機能素子研究開発協会編「昭和５９年度第３回新機能素子技術シンポジウム予縞集」（昭５９−７）Ｐ．３５〜３６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6442179A (en) | 1989-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |