JPH0638648B2

JPH0638648B2 - ２画面テレビ受信機

Info

Publication number: JPH0638648B2
Application number: JP60006931A
Authority: JP
Inventors: 浄今井; 和美河島; 誠石田; 淳一郎正木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1985-01-18
Filing date: 1985-01-18
Publication date: 1994-05-18
Anticipated expiration: 2009-05-18
Also published as: JPS61166278A

Description

【発明の詳細な説明】産業上の利用分野本発明は、テレビ画面の映像の一部に他の映像の画面を
縮小して挿入する２画面テレビ受信機に関するものであ
る。

従来の技術２画面テレビ受信機の概念図を第３図に示す。これは、
被合成画面（以下、親画面と呼ぶ）301に合成画面（以
下、子画面と呼ぶ）３０２を挿入したものである。子画
面の縮小率としては種々考えられるが、以下の２つの理
由により、縦，横ともに1/3の縮小率がしばしば用いら
れる。

(1)あまり親画面の邪魔にならず、子画面としての大き
さも適当である。

(2)子画面の縦方向の1/nの縮小方法は、ｎ水平同期期間
の画像データから１水平同期期間分の画像データを作る
ことによるが、テレビ信号はインターレースしているた
め、奇数分の１ならば垂直方向に均等に間引くことがで
きる。この点につき第４図を参照して説明すると、(a)
は縦方向1/3の間引きの場合であり、(b)は縦方向1/4の
間引きの場合である。Ｅ_１〜Ｅ_９は偶フィールドのライ
ン（水平同期）であり、Ｏ_１〜Ｏ_９は奇フィールドのラ
インである。まず、(a)では、奇フィールドでＥ_１，Ｅ
_４，Ｅ_７，……を、偶フィールドでＯ_３，Ｏ_６，……
を、それぞれ３ラインに１ラインの割合でサンプルする
ことにより垂直方向に等間隔になる。一方、(b)では、
偶フィールドでＥ_１，Ｅ_５，Ｅ_９……を４ラインに１ラ
インの割合でサンプルすることとすると、奇フィールド
では単純に４ラインに１ラインをサンプルしたのでは垂
直方向が等間隔にできないので、Ｏ_３とＯ_４とから
Ｏ_３′を、Ｏ_７とＯ_８とからＯ_７′を、それぞれ垂直相
関をとって合成する必要がある。このように、縦方向を
偶数分の１に縮小する場合には奇数分の１の縮小の場合
に比して回路規模が大きくなり（垂直相関用のメモリ
や、加算器が必要である）、不利である。

このような機能を実現した従来技術として、「モニター
インテレビ」テレビジョン学会技術報告TEBS99-2 S.59.
9.20に記載のものがある。第２図にその全体のブロック
図を示す。子画面映像信号入力１は垂直・水平の同期を
合わせるためにフィールドメモリ２に子画面同期信号入
力３により制御された書き込みアドレス発生回路４に従
って書き込まれる。フィールドメモリ２のデータをＣＲ
Ｔ５を偏向している親画面同期信号６により制御された
読み出しアドレス発生回路部７に従って読み出せば、親
画面と子画面との同期合わせが実現される。フィールド
メモリ２を読み出している間はその出力データをＣＲＴ
５に出力し、読み出していない時は親画面映像信号８を
ＣＲＴ５に出力するようにスイッチ９を切り替えれば、
親画面３０１への子画面３０２を挿入することができ
る。

書き込みアドレス発生回路部４と読み出しアドレス発生
回路７とは、動作速度等は異なるが同等な構成になる。
その内部ブロック図を第８図に示す。水平同期信号入力
８０１と垂直同期信号入力８０２とからフィールドメモ
リ２のどのアドレスから画像データを読み書きするかを
決定する。垂直アドレス出力８０８はライン番号の指定
をし、水平アドレス出力８０７は水平同期内の画素の位
置を指定する。８０５，８０６は２数計数器であり、各
々の制御回路部８０３，８０４からのクロックを０から
大きい方にカウントし、クリア入力で全て０になる。

この従来例においては、垂直アドレス出力808は６ビッ
トで“000000”〜“111111”までの範囲をとり、子画面
３０２は１フィールド当たり６４ラインで構成される。
これは、次の理由による。NTSC方式のテレビ映像信号は
１フィールドあたり262.5ラインであるが、そのうち、2
1ラインは垂直ブランキング期間である。さらに、テレ
ビ受信機の性能により、実際に親画面３０１に表示され
るのはそのうちの９０％程度であり、子画面３０２とし
てはその1/3をライン数とすれば子画面３０２と親画面
３０１との情報表示範囲が等しくなる。すなわち、(26
2.5-21)×0.9/3≒72となる。これにより、計算上は子画
面302のライン数は７２本が適当である。

しかし、メモリを効率良く使用するためには、垂直アド
レスは２^ｍに設定するのが一般的である。２^６が６４，
２^７が１２８であり、上記の７２はその中間の値であ
り、１２８としたのではメモリを大きく余して使用する
ことになるので、垂直アドレス出力を６ビットとし、１
フィールドを６４ラインとして子画面３０２を構成する
ことが従来、一般に行なわれている。

発明が解決しようとする問題点前述により、明らかなように、親画面３０１と子画面３
０２の情報表示範囲が等しくなるのに必要な子画面のラ
イン数は７２本であるのに対し、実際には６４本にして
いるので、垂直方向の情報表示範囲が１０％以上狭くな
ってしまい、特に、そのために文字情報が欠けるように
なる場合には不都合である。

問題点を解決するための手段本発明の２画面テレビ受信機では、親子画面の同期合わ
せ用フィールドメモリの水平アドレス発生回路を８進で
７まで計数する回路とし、垂直アドレス発生回路を７ビ
ットの２進計数器とし、水平同期信号又は水平アドレス
発生回路の８進計数出力を計数するようにして、そのい
ずれを計数するかは垂直アドレス発生回路の最上位ビッ
トにより自動的に切替えるようにすることにより、垂直
方向の情報欠けのない垂直方向に1/3に縮小した子画面
映出するものである。

作用このように、水平方向の画素数を８分の７とし、その空
いた所に新たなラインを増設することにより、子画面の
フィールドあたりのライン数を増すことができて垂直方
向の情報欠けをなくすることができるものである。

実施例以下、本発明の一実施例の２画面テレビ受信機を図面を
参照して説明する。全体のブロック図は従来例と同じで
第２図である。そのアドレス発生回路部４，７の内部
を、本発明の一実施例では第１図のようになしている。
水平同期信号入力101と垂直同期入力１０２により水平
アドレス出力103と垂直アドレス出力１０４を合成す
る。１０５は水平アドレス発生回路、１０６は垂直アド
レス発生回路である。１０７は２進カウンタで、水平ア
ドレス制御回路部１０８からのクロック１０９を０から
大きい方に計数し、クリア入力１１０により２進カウン
タ１０７の出力が全て０になる。１１１は３入力NANDゲ
ートで、クロック109の８回に１回出力を出す。１１２
は計数器で、NANDゲート１１１の出力を７回数えた時に
水平アドレス制御回路部１０８に出力を送る。NANDゲー
ト１１１の出力は垂直アドレス発生回路部１０６内の２
入力１出力スイッチ１１３の一方に入力している。スイ
ッチ１１３のもう一方の入力には水平同期信号入力１０
１を入力しており、スイッチ１１３の制御は２進カウン
タ１１４の最上位ビット出力による。又、この最上位ビ
ットの出力は水平アドレス発生回路１０５内の３つのＯ
Ｒゲート１１５にも入力している。２進カウンタ１１４
はスイッチ１１３の出力を“０”から大きい方向に計数
し、垂直アドレス制御回路部１１６のクリア出力により
出力が全て“０”になる。

このアドレス発生回路が制御しようとするフィールドメ
モリ２の水平・垂直アドレスの関係を示したのが第５図
である。図中、〜は、子画面３０２のライン番号で
ある。横軸には６ビットのＨ５〜Ｈ０の水平アドレス
が、縦軸には６ビットのＶ５〜Ｖ０の垂直アドレスが割
り付けられている。相当するライン番号のデータが相当
するアドレスの所から読み書きされる。

次に、水平アドレス発生回路部１０５の動作を第６図の
波形図を参照して説明する。(b)はクリア信号１１０
で、これが高電位のときに２進カウンタ１０７がクロッ
ク信号１０９を計数する。その出力Ｈ０〜Ｈ５′を(C)
〜(h)に示す。Ｈ５′を最上位ビットとして、これらの
６ビット２進信号を10進数に直した値をＨＯ(c)の所に
併記している。

ＨＯ(c)，Ｈ１(d)，Ｈ２(e)がすべて高電位のとき、NAN
Dゲート１１１の出力は(i)のように低電位になる。この
立ち上がりを計数器１１２で数え、“７”になった時に
(j)のようにパルスを出力する。この出力は水平アドレ
ス制御回路部１０８に伝えられ、クリア信号１１０を低
電位にし、２進カウンタ１０７をすべて“０”にする。
すなわち、水平アドレス発生回路部１０５はクロック信
号109を８進で“７”まで計数する。この8×7＝56が、
水平期間あたりの画素数に対応する。

次に、垂直アドレス発生回路部１０６の動作について、
第７図の波形図を参照して説明する。スイッチ１１３は
２進カウンタ１１４の出力Ｖ６が“０”の時に水平同時
信号１０１側に、“１”の時にNAND１１１の出力側に接
続されるものとする。２進カウンタ１１４はクリア信号
入力が０から１になったとき、計数を開始する。この
時、Ｖ６は０なので、水平同期信号入力１０１(k)を計
数する。(k)に、ライン番号〜を併記している。ラ
イン番号でＶ０(n)〜Ｖ５(s)はすべて“１”になり、
次の水平同期信号入力１０１でＶ６(t)が“１”にな
る。すなわち、スイッチ１１３の出力にはNANDゲート１
１１の出力が接続される。以降、２進カウンタ１１４
は、水平期間に７回ずつ計数してゆく。９ライン後にＶ
０〜Ｖ６がすべて“１”になる。この時、次に水平同期
信号で垂直アドレス制御回路部１１６が２進アドレスカ
ウンタ１１４をクリアし、全出力が“０”になる。

この間の動作を、第５図のメモリアドレスの割り当てで
説明する。１ラインは５６相当の画素からなる。ライン
番号からまでは、Ｖ５〜Ｖ０がそのままライン番号
に相当する。画素はＨ５〜Ｈ０が“00000”〜“11011
1”の５６個分である。次に、からまでは各ライン
のＨアドレスが８回変化する都度に１回の割合でＶアド
レスが変化する。そして、７回Ｖアドレスが変化すると
次の水平期間になる。この間の画素数は、８×７で、
〜と同じく５６である。なお、〜の期間はＶ６が
“１”であるので、ＯＲゲート１１５の出力は全て
“１”に固定されるので、Ｈ５〜Ｈ０は“111000”〜
“111111”の間を、くり返し変化する。

結局、フィールド・メモリ２内では第１図のアドレス発
生回路により第５図のようにライン番号からまで、
各ライン５６相当の画素ずつ割り当てられる。ただし、
第５図中の右下の８画素相当分は、未使用で残ってい
る。

発明の効果以上のように、本発明の２画面テレビ受信機のフィール
ドメモリ用アドレス発生回路によれば、子画面のライン
数を従来と同様のメモリを使用して７３ライン分まで取
ることができる。これは、先に示した親画面と子画面の
垂直方向の情報表示範囲が等しくなる７２ラインに対し
て十分である。なお、水平期間の画素相当のものが、６
４から56に減少した。画面上の実際の画素はこれらの２
倍の１２８と１１２にするのが一般的である。親画面で
は１フィールドのライン数が262.5で、１ラインの画素
数が３５０程度であるので、子画面もそれに比例させる
とすれば１フィールドが７２ラインであるので350×72
÷262.5＝96（画素／ライン）でよい。したがって、本
発明では１１２画素／ラインであるので十分である。

このように、本発明によれば、メモリ容量の増加や、大
巾な回路規模の増大，画質の劣化等なしに、垂直方向の
情報欠けのない、縦方向を縮小した２画面テレビ受信機
を構成することができ、実用上、きわめて有利なもので
ある。

【図面の簡単な説明】

第１図は本発明の一実施例における２画面テレビ受信機
のフィールドメモリのアドレス発生回路部の回路図、第
２図はその２画面テレビ受信機の全体ブロック図、第３
図は２画面テレビ受信機の概念図、第４図はインターレ
ース信号のラインサンプルの説明図、第５図はフィール
ドメモリ内のアドレス割り当ての説明図、第６図は本発
明の一実施例における水平アドレス発生回路の動作波形
図、第７図は本発明の一実施例における垂直アドレス発
生回路の動作波形図、第８図は従来例の２画面テレビ受
信機のフィールドメモリのアドレス発生回路部のブロッ
ク図である。１０１……水平同期信号入力、１０２……垂直同期信号
入力、１０３……水平アドレス出力、１０４……垂直ア
ドレス出力、１０５……水平アドレス発生回路部、１０
６……垂直アドレス発生回路部、１０７……２進カウン
タ、１１２……計数器、１１３……スイッチ、１１４…
…２進カウンタ。

Claims

【特許請求の範囲】

【請求項１】合成映像信号の複数水平同期期間の画像デ
ータから１水平同期期間分の画像データを作成して被合
成映像信号に挿入するようにし、その合成映像信号の１
フィールド分の画像データを記憶するメモリのアドレス
発生回路として、８進で７まで計数する水平アドレス発
生回路と、７ビットの２進計数器による垂直アドレス発
生回路とを具備し、その垂直アドレス発生回路は水平同
期信号又は水平アドレス発生回路の８進計数出力を計数
するようにし、そのいずれを計数するかを垂直アドレス
発生回路の最上位ビット出力により自動的に切替えるよ
うにしたことを特徴とする２画面テレビ受信機。