JPH063868B2 - 差動型コンパレ−タ回路 - Google Patents
差動型コンパレ−タ回路Info
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- JPH063868B2 JPH063868B2 JP59204882A JP20488284A JPH063868B2 JP H063868 B2 JPH063868 B2 JP H063868B2 JP 59204882 A JP59204882 A JP 59204882A JP 20488284 A JP20488284 A JP 20488284A JP H063868 B2 JPH063868 B2 JP H063868B2
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- Japan
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- emitter
- collector
- differential amplifier
- circuit
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ この発明はヒステリシス特性を有する差動型コンパレー
タ回路に関する。
タ回路に関する。
［発明の技術的背景］ 微少ノイズを含む二つのアナログ電圧を正確に比較する
場合には、ヒステリシス特性を有する差動型のコンパレ
ータ回路が使用されている。この種のコンパレータ回路
では入力電圧が一定値以上変化しなければ出力状態が反
転しないようにされているので、ノイズに対して極めて
強固にされている。
場合には、ヒステリシス特性を有する差動型のコンパレ
ータ回路が使用されている。この種のコンパレータ回路
では入力電圧が一定値以上変化しなければ出力状態が反
転しないようにされているので、ノイズに対して極めて
強固にされている。
第２図はバイポーラトランジスタを用いて構成されたヒ
ステリシス特性を有する従来の差動型コンパレータ回路
の回路図である。このコンパレータ回路は基本的には差
動増幅部10、出力部30およびヒステリシス制御部40とか
ら構成されている。
ステリシス特性を有する従来の差動型コンパレータ回路
の回路図である。このコンパレータ回路は基本的には差
動増幅部10、出力部30およびヒステリシス制御部40とか
ら構成されている。
上記差動増幅部10は、ダーリントン接続されたｐｎｐ型
トランジスタ11，12および13，14からなる差動増幅対1
5、この差動増幅対15の負荷回路となるｎｐｎ型トラン
ジスタ16，17からなる電流ミラー回路18、上記トランジ
スタ11，13それぞれに一定のエミッタバイアス電流を供
給する定電流源19，20、上記トランジスタ12，14に一定
の共通エミッタバイアス電流を供給する定電流源21等で
構成されており、トランジスタ11のベースには一方の入
力端子22に供給される電圧Ｖ１が、トランジスタ13のベ
ースは他方の入力端子22に供給される電圧Ｖ２がそれぞ
れ印加されるようになっている。
トランジスタ11，12および13，14からなる差動増幅対1
5、この差動増幅対15の負荷回路となるｎｐｎ型トラン
ジスタ16，17からなる電流ミラー回路18、上記トランジ
スタ11，13それぞれに一定のエミッタバイアス電流を供
給する定電流源19，20、上記トランジスタ12，14に一定
の共通エミッタバイアス電流を供給する定電流源21等で
構成されており、トランジスタ11のベースには一方の入
力端子22に供給される電圧Ｖ１が、トランジスタ13のベ
ースは他方の入力端子22に供給される電圧Ｖ２がそれぞ
れ印加されるようになっている。
上記出力部30はｎｐｎ型トランジスタ31，32、定電流源
33および上記トランジスタ32の負荷抵抗34等で構成され
ており、上記トランジスタ32のコレクタに出力端子35が
設けられている。
33および上記トランジスタ32の負荷抵抗34等で構成され
ており、上記トランジスタ32のコレクタに出力端子35が
設けられている。
さらに上記ヒステリスシス制御部40は上記トランジスタ
13のベースと上記他方の入力端子23との間に挿入されて
いる抵抗41、上記トランジスタ13のベースに一端が接続
されている抵抗42、上記抵抗42の他端と基準電圧ＶＳＳ
印加点（アース電位点）との間にコレクタ，エミッタ間
が挿入され、ベースが抵抗43を介して上記出力端子35に
接続されたｎｐｎ型トランジスタ44等で構成されてい
る。
13のベースと上記他方の入力端子23との間に挿入されて
いる抵抗41、上記トランジスタ13のベースに一端が接続
されている抵抗42、上記抵抗42の他端と基準電圧ＶＳＳ
印加点（アース電位点）との間にコレクタ，エミッタ間
が挿入され、ベースが抵抗43を介して上記出力端子35に
接続されたｎｐｎ型トランジスタ44等で構成されてい
る。
このような構成のコンパレータ回路において、いま一方
の入力電圧Ｖ１が他方の入力電圧Ｖ２よりも大きいと
き、トランジスタ11はオフ状態に、トランジスタ13はオ
ン状態にそれぞれされて、トランジスタ14側にはトラン
ジスタ12よりも大きな電流が流れる。これにより、出力
部30内のトランジスタ31がオン状態にされ、トランジス
タ32はオフ状態にされる。従って、このときに出力端子
35からの出力信号はＶＣＣ側の高電位にされる。出力信
号が高電位にされているとき、ヒステリシス制御部40内
のトランジスタ44はオン状態にされるので、他方の入力
端子23に供給されている入力電圧Ｖ２は抵抗41，42によ
り分割されてトランジスタ13のベースに印加される。
の入力電圧Ｖ１が他方の入力電圧Ｖ２よりも大きいと
き、トランジスタ11はオフ状態に、トランジスタ13はオ
ン状態にそれぞれされて、トランジスタ14側にはトラン
ジスタ12よりも大きな電流が流れる。これにより、出力
部30内のトランジスタ31がオン状態にされ、トランジス
タ32はオフ状態にされる。従って、このときに出力端子
35からの出力信号はＶＣＣ側の高電位にされる。出力信
号が高電位にされているとき、ヒステリシス制御部40内
のトランジスタ44はオン状態にされるので、他方の入力
端子23に供給されている入力電圧Ｖ２は抵抗41，42によ
り分割されてトランジスタ13のベースに印加される。
上記とは逆に一方の入力電圧Ｖ１が他方の入力電圧Ｖ２
よりも小さいとき、トランジスタ11はオン状態に、トラ
ンジスタ13はオフ状態にそれぞれされて、トランジスタ
14側にはトランジスタ12側よりも小さな電流が流れる。
これにより、出力部30内のトランジスタ31がオフ状態に
され、トランジスタ32はオン状態にされる。従って、こ
のときに出力端子35からの出力信号はＶＳＳ側の低電位
にされる。出力信号が低電位にされているとき、ヒステ
リシス制御部40内のトランジスタ44はオフ状態にされる
ので、他方の入力端子23に供給されている入力電圧Ｖ２
はそのままトランジスタ13のベースに印加される。
よりも小さいとき、トランジスタ11はオン状態に、トラ
ンジスタ13はオフ状態にそれぞれされて、トランジスタ
14側にはトランジスタ12側よりも小さな電流が流れる。
これにより、出力部30内のトランジスタ31がオフ状態に
され、トランジスタ32はオン状態にされる。従って、こ
のときに出力端子35からの出力信号はＶＳＳ側の低電位
にされる。出力信号が低電位にされているとき、ヒステ
リシス制御部40内のトランジスタ44はオフ状態にされる
ので、他方の入力端子23に供給されている入力電圧Ｖ２
はそのままトランジスタ13のベースに印加される。
従って、入力電圧Ｖ１、Ｖ２の大小関係が逆の場合に、
このコンパレータ回路の入力電圧Ｖ２に対するしきい値
電圧が実質上異なり、所定のヒステリシス特性を呈する
ことになる。
このコンパレータ回路の入力電圧Ｖ２に対するしきい値
電圧が実質上異なり、所定のヒステリシス特性を呈する
ことになる。
［背景技術の問題点］ ところで、上記従来の差動型コンパレータ回路ではトラ
ンジスタ13のベース回路にヒステリシス制御部40が設け
られている。このため、入力端子23側の入力インピーダ
ンスが低くなってしまうという欠点がある。このため入
力端子23における電圧降下が発生し易くなり、しきい値
電圧が不正確になるという不都合が生じる。このこと
は、電圧Ｖ２を複数のコンパレータ回路に並列に供給す
るような場合に特に顕著となる。
ンジスタ13のベース回路にヒステリシス制御部40が設け
られている。このため、入力端子23側の入力インピーダ
ンスが低くなってしまうという欠点がある。このため入
力端子23における電圧降下が発生し易くなり、しきい値
電圧が不正確になるという不都合が生じる。このこと
は、電圧Ｖ２を複数のコンパレータ回路に並列に供給す
るような場合に特に顕著となる。
そこでこの不都合に対する対策として、バッファアンプ
を用意し、このバッファアンプを介して電圧Ｖ２を入力
端子23に供給することが考えられる。ところがこの場合
には素子数が多くなってしまい、集積回路化する際のチ
ップサイズの大形化をもたらす。
を用意し、このバッファアンプを介して電圧Ｖ２を入力
端子23に供給することが考えられる。ところがこの場合
には素子数が多くなってしまい、集積回路化する際のチ
ップサイズの大形化をもたらす。
［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的は入力インピーダンスを低くすることな
しにヒステリシス特性を得ることができ、素子数も比較
的少ない差動型コンパレータ回路を提供することにあ
る。
あり、その目的は入力インピーダンスを低くすることな
しにヒステリシス特性を得ることができ、素子数も比較
的少ない差動型コンパレータ回路を提供することにあ
る。
［発明の概要］ 上記目的を達成するためこの発明の差動型コンパレータ
回路では、それぞれ初段および後段のトランジスタから
なる第１、第２のダーリントントランジスタで差動増幅
対を構成し、さらにこの差動増幅対と負荷手段とで差動
増幅手段を構成し、この差動増幅手段の出力信号に応じ
て上記第１、第２のダーリントントランジスタの一方の
初段のトランジスタのエミッタバイアス電流の値を変化
させることによって、このトランジスタのベース、エミ
ッタ電圧を入力状態に応じて異ならせ、これによりヒス
テリシス特性を得るようにしている。
回路では、それぞれ初段および後段のトランジスタから
なる第１、第２のダーリントントランジスタで差動増幅
対を構成し、さらにこの差動増幅対と負荷手段とで差動
増幅手段を構成し、この差動増幅手段の出力信号に応じ
て上記第１、第２のダーリントントランジスタの一方の
初段のトランジスタのエミッタバイアス電流の値を変化
させることによって、このトランジスタのベース、エミ
ッタ電圧を入力状態に応じて異ならせ、これによりヒス
テリシス特性を得るようにしている。
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る差動型コンパレータ回路の一実
施例の構成を示す回路図であり、前記従来回路と対応す
る箇所には同一符号を付してある。
第１図はこの発明に係る差動型コンパレータ回路の一実
施例の構成を示す回路図であり、前記従来回路と対応す
る箇所には同一符号を付してある。
ｐｎｐ型のトランジスタ11と12とは差動増幅対15の一方
を構成しており、トランジスタ11のエミッタと高電位Ｖ
ＣＣの印加点との間には定電流源19が挿入されている。
同様にｐｎｐ型のトランジスタ13と14とは差動増幅対15
の他方を構成しており、トランジスタ13のエミッタと高
電位ＶＣＣの印加点との間には定電流源20が挿入されて
いる。上記トランジスタ11のエミッタには上記トランジ
スタ12のベースが接続されており、トランジスタ13のエ
ミッタには上記トランジスタ14のベースが接続されてい
る。上記トランジスタ12，14のエミッタは共通接続さ
れ、この共通エミッタと高電位ＶＣＣの印加点との間に
は定電流源21が挿入されている。上記トランジスタ11，
13の各コレクタは共にＶＳＳ印加点に接続されている。
また上記トランジスタ11のベースには一方の入力端子22
が設けられており、トランジスタ13のベースには他方の
入力端子23が設けられている。
を構成しており、トランジスタ11のエミッタと高電位Ｖ
ＣＣの印加点との間には定電流源19が挿入されている。
同様にｐｎｐ型のトランジスタ13と14とは差動増幅対15
の他方を構成しており、トランジスタ13のエミッタと高
電位ＶＣＣの印加点との間には定電流源20が挿入されて
いる。上記トランジスタ11のエミッタには上記トランジ
スタ12のベースが接続されており、トランジスタ13のエ
ミッタには上記トランジスタ14のベースが接続されてい
る。上記トランジスタ12，14のエミッタは共通接続さ
れ、この共通エミッタと高電位ＶＣＣの印加点との間に
は定電流源21が挿入されている。上記トランジスタ11，
13の各コレクタは共にＶＳＳ印加点に接続されている。
また上記トランジスタ11のベースには一方の入力端子22
が設けられており、トランジスタ13のベースには他方の
入力端子23が設けられている。
18は上記差動増幅対15の負荷となるトランジスタ16，17
からなる電流ミラー回路であり、トランジスタ16，17の
ベースが共通接続され、各エミッタはＶＳＳ印加点に接
続され、上記共通ベースにはトランジスタ16のコレクタ
が接続されている。そして、上記トランジスタ12のコレ
クタはトランジスタ16のコレクタに、トランジスタ14の
コレクタはトランジスタ17のコレクタにそれぞれ接続さ
れている。
からなる電流ミラー回路であり、トランジスタ16，17の
ベースが共通接続され、各エミッタはＶＳＳ印加点に接
続され、上記共通ベースにはトランジスタ16のコレクタ
が接続されている。そして、上記トランジスタ12のコレ
クタはトランジスタ16のコレクタに、トランジスタ14の
コレクタはトランジスタ17のコレクタにそれぞれ接続さ
れている。
上記トランジスタ17のコレクタにはトランジスタ31のベ
ースが接続されている。このトランジスタ17のエミッタ
はＶＳＳ印加点に接続されており、コレクタとＶＣＣ印
加点との間には定電流源33が接続されている。トランジ
スタ31のコレクタにはトランジスタ32のベースが接続さ
れている。このトランジスタ32のエミッタはＶＳＳ印加
点に接続されており、コレクタとＶＣＣ印加点との間に
は負荷抵抗34が接続されている。そしてこのトランジス
タ32のコレクタに出力端子35が設けられている。
ースが接続されている。このトランジスタ17のエミッタ
はＶＳＳ印加点に接続されており、コレクタとＶＣＣ印
加点との間には定電流源33が接続されている。トランジ
スタ31のコレクタにはトランジスタ32のベースが接続さ
れている。このトランジスタ32のエミッタはＶＳＳ印加
点に接続されており、コレクタとＶＣＣ印加点との間に
は負荷抵抗34が接続されている。そしてこのトランジス
タ32のコレクタに出力端子35が設けられている。
上記トランジスタ32のコレクタには抵抗51の一端が接続
されている。この抵抗51の他端にはｎｐｎ型トランジス
タ52のベースが接続されている。このトランジスタ52の
エミッタはＶＳＳ印加点に接続されており、コレクタは
定電流源53を介してＶＣＣ印加点に接続されている。さ
らに上記トランジスタ52のコレクタにはダイオード54の
アノードが接続されており、このダイオード54のカソー
ドは前記トランジスタ13のエミッタに接続されている。
そして上記抵抗51、トランジスタ52、定電流源53および
ダイオード54は、上記出力端子35の出力信号に応じて上
記トランジスタ13のエミッタバイアス電流の値を変化さ
せるバイアス電流制御回路50を構成している。
されている。この抵抗51の他端にはｎｐｎ型トランジス
タ52のベースが接続されている。このトランジスタ52の
エミッタはＶＳＳ印加点に接続されており、コレクタは
定電流源53を介してＶＣＣ印加点に接続されている。さ
らに上記トランジスタ52のコレクタにはダイオード54の
アノードが接続されており、このダイオード54のカソー
ドは前記トランジスタ13のエミッタに接続されている。
そして上記抵抗51、トランジスタ52、定電流源53および
ダイオード54は、上記出力端子35の出力信号に応じて上
記トランジスタ13のエミッタバイアス電流の値を変化さ
せるバイアス電流制御回路50を構成している。
なお、上記定電流源19および20の出力電流の値はＩに設
定されており、バイアス電流制御回路50内の定電流源53
の出力電流の値はそのｎ倍の値、すなわちｎＩ（ただし
ｎは正の実数）に設定されている。
定されており、バイアス電流制御回路50内の定電流源53
の出力電流の値はそのｎ倍の値、すなわちｎＩ（ただし
ｎは正の実数）に設定されている。
次に上記のように構成の回路の動作を説明する。まず、
一方の入力電圧Ｖ１が他方の入力電圧Ｖ２よりも大きい
とき、すなわちＶ１＞Ｖ２のとき、トランジスタ11はオ
フ状態に、トランジスタ13はオン状態にそれぞれされ
て、トランジスタ14側にはトランジスタ12側よりも大き
な電流が流れる。これにより、出力部30内のトランジス
タ31がオン状態にされ、トランジスタ32はオフ状態にさ
れる。従って、このときに出力端子35からの出力信号は
ＶＣＣ側の高電位にされる。出力信号が高電位にされて
いるとき、バイアス電流制御回路50内のトランジスタ52
はオン状態にされるので、定電流源53からの出力電流は
ダイオード54を流れることなく、このトランジスタ52を
介してＶＳＳ印加点にバイパスされる。従って、この
時、トランジスタ13のエミッタに流れ込む電流は定電流
源20の出力電流Ｉのみとなる。
一方の入力電圧Ｖ１が他方の入力電圧Ｖ２よりも大きい
とき、すなわちＶ１＞Ｖ２のとき、トランジスタ11はオ
フ状態に、トランジスタ13はオン状態にそれぞれされ
て、トランジスタ14側にはトランジスタ12側よりも大き
な電流が流れる。これにより、出力部30内のトランジス
タ31がオン状態にされ、トランジスタ32はオフ状態にさ
れる。従って、このときに出力端子35からの出力信号は
ＶＣＣ側の高電位にされる。出力信号が高電位にされて
いるとき、バイアス電流制御回路50内のトランジスタ52
はオン状態にされるので、定電流源53からの出力電流は
ダイオード54を流れることなく、このトランジスタ52を
介してＶＳＳ印加点にバイパスされる。従って、この
時、トランジスタ13のエミッタに流れ込む電流は定電流
源20の出力電流Ｉのみとなる。
上記とは逆に一方の入力電圧Ｖ１が他方の入力電圧Ｖ２
よりも小さいとき、すなわちＶ１＜Ｖ２のとき、トラン
ジスタ11はオン状態に、トランジスタ13はオフ状態にそ
れぞれされて、トランジスタ14側にはトランジスタ12側
よりも小さな電流が流れる。これにより、出力部30内の
トランジスタ31がオフ状態にされ、トランジスタ32はオ
ン状態にされる。従って、このときに出力端子35からの
出力信号はＶＳＳ側の低電位にされる。出力信号が低電
位にされているとき、バイアス電流制御回路50内のトラ
ンジスタ52はオフ状態にされるので、定電流源53からの
出力電流はダイオード54を介してトランジスタ13のエミ
ッタに流れ込む。このときこのトランジスタ13のエミッ
タに流れ込む電流は、定電流源20の出力電流Ｉと定電流
源53の出力電流ｎＩとの和の電流（１＋ｎ）Ｉとなる。
よりも小さいとき、すなわちＶ１＜Ｖ２のとき、トラン
ジスタ11はオン状態に、トランジスタ13はオフ状態にそ
れぞれされて、トランジスタ14側にはトランジスタ12側
よりも小さな電流が流れる。これにより、出力部30内の
トランジスタ31がオフ状態にされ、トランジスタ32はオ
ン状態にされる。従って、このときに出力端子35からの
出力信号はＶＳＳ側の低電位にされる。出力信号が低電
位にされているとき、バイアス電流制御回路50内のトラ
ンジスタ52はオフ状態にされるので、定電流源53からの
出力電流はダイオード54を介してトランジスタ13のエミ
ッタに流れ込む。このときこのトランジスタ13のエミッ
タに流れ込む電流は、定電流源20の出力電流Ｉと定電流
源53の出力電流ｎＩとの和の電流（１＋ｎ）Ｉとなる。
このようにこの回路では、入力電圧Ｖ１，Ｖ２の大小関
係に応じてトランジスタ13のエミッタ電流の値が異なる
ようにされている。そこでいま、Ｖ１＞Ｖ２のときのト
ランジスタ13のベース，エミッタ間電圧をＶＢＥ１と
し、同様にＶ１＜Ｖ２のときのベース，エミッタ間電圧
をＶＢＥ２とすると、両電圧間の差の電圧ΔＶＢＥは次
式で与えられる。
係に応じてトランジスタ13のエミッタ電流の値が異なる
ようにされている。そこでいま、Ｖ１＞Ｖ２のときのト
ランジスタ13のベース，エミッタ間電圧をＶＢＥ１と
し、同様にＶ１＜Ｖ２のときのベース，エミッタ間電圧
をＶＢＥ２とすると、両電圧間の差の電圧ΔＶＢＥは次
式で与えられる。
ΔＶＢＥ＝ＶＢＥ２−ＶＢＥ１ ＝（ｋＴ／ｅ）×Ｉｎ（ｎ＋１） …１ ここで（ｋＴ／ｅ）はトランジスタの温度電圧であり、
常温では約２５ｍＶ程度の値である。
常温では約２５ｍＶ程度の値である。
従って、上記実施例回路において定電流源53の定電流源
20に対する倍率ｎの値を決定すれば上記第１式で与えら
れるΔＶＢＥの値が決り、このΔＶＢＥの値に応じたヒ
ステリシス特性を得ることができる。しかも、端子23に
供給される入力電圧Ｖ２はそのままトランジスタ13のベ
ースに印加されているので、この入力電圧Ｖ２に対する
入力インピーダンスは十分に高くすることができる。さ
らに、この実施例回路では、従来回路のヒステリシス制
御部40の代わりバイアス電流制御回路50を設けるように
しており、このバイアス電流制御回路50は抵抗51、トラ
ンジスタ52、定電流源53およびダイオード54により構成
するようにしているので、従来のようにバッファアンプ
を介して電圧Ｖ２を入力端子23に供給する場合に比較し
て大幅に素子数を少なくすることができる。従って、集
積回路化する際のチップサイズの小形化を達成すること
ができる。
20に対する倍率ｎの値を決定すれば上記第１式で与えら
れるΔＶＢＥの値が決り、このΔＶＢＥの値に応じたヒ
ステリシス特性を得ることができる。しかも、端子23に
供給される入力電圧Ｖ２はそのままトランジスタ13のベ
ースに印加されているので、この入力電圧Ｖ２に対する
入力インピーダンスは十分に高くすることができる。さ
らに、この実施例回路では、従来回路のヒステリシス制
御部40の代わりバイアス電流制御回路50を設けるように
しており、このバイアス電流制御回路50は抵抗51、トラ
ンジスタ52、定電流源53およびダイオード54により構成
するようにしているので、従来のようにバッファアンプ
を介して電圧Ｖ２を入力端子23に供給する場合に比較し
て大幅に素子数を少なくすることができる。従って、集
積回路化する際のチップサイズの小形化を達成すること
ができる。
なお、この発明は上記の実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば、上記実施例回路では差動増幅対15を構成するトラン
ジスタ11，12，13，14がｐｎｐ型のトランジスタである
場合について説明したが、これはｎｐｎ型のトランジス
タを用いて構成するようにしても良いことはもちろんで
ある。
く種々の変形が可能であることはいうまでもない。例え
ば、上記実施例回路では差動増幅対15を構成するトラン
ジスタ11，12，13，14がｐｎｐ型のトランジスタである
場合について説明したが、これはｎｐｎ型のトランジス
タを用いて構成するようにしても良いことはもちろんで
ある。
［発明の効果］ 以上説明したようにこの発明によれば、入力インピーダ
ンスを低くすることなしにヒステリシス特性を得ること
ができ、素子数も比較的少ない差動型コンパレータ回路
を提供することができる。
ンスを低くすることなしにヒステリシス特性を得ること
ができ、素子数も比較的少ない差動型コンパレータ回路
を提供することができる。
第１図はこの発明に係る差動型コンパレータ回路の一実
施例の構成を示す回路図、第２図は従来の差動型コンパ
レータ回路の回路図である。 10…差動増幅部、15…差動増幅対、18，63…電流ミラー
回路、20，53，64…定電流源、30…出力部、50…バイア
ス電流制御回路、54…ダイオード。
施例の構成を示す回路図、第２図は従来の差動型コンパ
レータ回路の回路図である。 10…差動増幅部、15…差動増幅対、18，63…電流ミラー
回路、20，53，64…定電流源、30…出力部、50…バイア
ス電流制御回路、54…ダイオード。
Claims (1)
- 【請求項１】それぞれ初段および後段のトランジスタか
らなる第１、第２のダーリントントランジスタで構成さ
れた差動増幅対、上記第１、第２のダーリントントラン
ジスタそれぞれの初段のトランジスタのエミッタに接続
された第１、第２の定電流源および上記差動増幅対に接
続された負荷回路とからなる差動増幅部と、 ベースが上記差動増幅部の差動増幅対と負荷回路の接続
点に接続され、エミッタが基準電位に接続された第１の
トランジスタ、この第１のトランジスタのコレクタに接
続された第３の定電流源、ベースが上記第１のトランジ
スタのコレクタに接続され、エミッタが基準電位に接続
された第２のトランジスタおよび上記第２のトランジス
タのコレクタに接続された負荷素子とからなり、上記差
動増幅部の出力を増幅する出力部と、 ベースが上記第２のトランジスタのコレクタに接続さ
れ、エミッタが基準電位に接続された第３のトランジス
タ、上記第３のトランジスタのコレクタに接続された第
４の定電流源および上記第３のトランジスタのコレクタ
にアノードが接続され、上記第１、第２のダーリントン
トランジスタのいずれか一方の初段のトランジスタのエ
ミッタにカソードが接続されたダイオードとからなり、
上記第１、第２のダーリントントランジスタの一方の初
段のトランジスタのエミッタバイアス電流の値を変化さ
せるバイアス電流制御回路と を具備したことを特徴とする差動型コンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204882A JPH063868B2 (ja) | 1984-09-29 | 1984-09-29 | 差動型コンパレ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204882A JPH063868B2 (ja) | 1984-09-29 | 1984-09-29 | 差動型コンパレ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6182521A JPS6182521A (ja) | 1986-04-26 |
| JPH063868B2 true JPH063868B2 (ja) | 1994-01-12 |
Family
ID=16497957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204882A Expired - Lifetime JPH063868B2 (ja) | 1984-09-29 | 1984-09-29 | 差動型コンパレ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063868B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62249517A (ja) * | 1986-04-22 | 1987-10-30 | Nec Corp | 電圧比較回路 |
| JPH01166611A (ja) * | 1987-12-22 | 1989-06-30 | Toshiba Corp | コンパレータ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780823A (en) * | 1980-11-07 | 1982-05-20 | Toshiba Corp | Schmitt trigger circuit |
| JPS57111116A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Comparator having hysteresis |
-
1984
- 1984-09-29 JP JP59204882A patent/JPH063868B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6182521A (ja) | 1986-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |