JPH0640283B2 - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
- Publication number
- JPH0640283B2 JPH0640283B2 JP59091602A JP9160284A JPH0640283B2 JP H0640283 B2 JPH0640283 B2 JP H0640283B2 JP 59091602 A JP59091602 A JP 59091602A JP 9160284 A JP9160284 A JP 9160284A JP H0640283 B2 JPH0640283 B2 JP H0640283B2
- Authority
- JP
- Japan
- Prior art keywords
- time
- timer
- microprocessor
- extension
- watchdog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/058—Safety, monitoring
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/14—Plc safety
- G05B2219/14086—Watch dog
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Testing And Monitoring For Control Systems (AREA)
- Debugging And Monitoring (AREA)
- Programmable Controllers (AREA)
Description
【発明の詳細な説明】 《発明の分野》 この発明は、プログラマブル・コントローラに関し、特
にマイクロプロセッサのシステム動作が正常であるか否
かを監視するウオッチドッグタイマのタイマ時間を調整
可能とする機能を備えたプログラマブル・コントローラ
に関する。
にマイクロプロセッサのシステム動作が正常であるか否
かを監視するウオッチドッグタイマのタイマ時間を調整
可能とする機能を備えたプログラマブル・コントローラ
に関する。
《従来技術とその問題点》 従来のプログラマブル・コントローラにあっては、ラダ
ー図に対応するユーザ命令（例えばユーザステップ０か
らＥＮＤ命令まで）の一巡実行時間が一定値を越えるか
否かによって、上記のようにウオッチドッグタイマによ
る監視を行なうのが一般的である。
ー図に対応するユーザ命令（例えばユーザステップ０か
らＥＮＤ命令まで）の一巡実行時間が一定値を越えるか
否かによって、上記のようにウオッチドッグタイマによ
る監視を行なうのが一般的である。
そして、通常、ここで用いるウオッチドッグタイマは、
比較的大きな実行時間を要する、例えば演算命令，転送
命令等の実行時間に対応させてタイマ時間を１３０mSの
固定値に設定しており、また、マイクロプロセッサのシ
ステム動作が正常なときに限り、このシステムプログラ
ムにはウオッチドッグタイマに対してリセット出力が発
せられる処理が含まれる。
比較的大きな実行時間を要する、例えば演算命令，転送
命令等の実行時間に対応させてタイマ時間を１３０mSの
固定値に設定しており、また、マイクロプロセッサのシ
ステム動作が正常なときに限り、このシステムプログラ
ムにはウオッチドッグタイマに対してリセット出力が発
せられる処理が含まれる。
更に、上記システム動作に異常を来たしたとき、ウオッ
チドッグタイマから発するタイムアップ出力によりマイ
クロプロセッサを強制的にリセットするものとしてい
る。
チドッグタイマから発するタイムアップ出力によりマイ
クロプロセッサを強制的にリセットするものとしてい
る。
しかしながら、このような従来の場合にあっては、実行
時間の大きい命令をプログラム上で多く使用したとき、
たとえプログラム容量的にその大きい命令を多く入れる
ことができても、システム動作が正常なときの一巡実行
時間がウオッチドッグタイマのタイマ時間を越えること
もある。
時間の大きい命令をプログラム上で多く使用したとき、
たとえプログラム容量的にその大きい命令を多く入れる
ことができても、システム動作が正常なときの一巡実行
時間がウオッチドッグタイマのタイマ時間を越えること
もある。
こうして、一巡実行時間がウオッチドッグタイマのタイ
マ時間（例えば１３０mS）を越えた場合、システム動作
が正常であっても、ウオッチドッグタイマに対して設定
時間前にリセットをかけることができなくなり、その結
果、ウオッチドッグタイマ時間に見合った範囲内でし
か、実行時間が大きい命令をプログラムに入れることが
できないという不具合が生じた。
マ時間（例えば１３０mS）を越えた場合、システム動作
が正常であっても、ウオッチドッグタイマに対して設定
時間前にリセットをかけることができなくなり、その結
果、ウオッチドッグタイマ時間に見合った範囲内でし
か、実行時間が大きい命令をプログラムに入れることが
できないという不具合が生じた。
《発明の目的》 この発明は、係る問題点に鑑みなされたものであり、そ
の目的は、実行時間が大きい命令をプログラム上で多く
使用し得るように、ウオッチドッグタイマのタイマ時間
をシステム的に調整可能とすることにある。
の目的は、実行時間が大きい命令をプログラム上で多く
使用し得るように、ウオッチドッグタイマのタイマ時間
をシステム的に調整可能とすることにある。
《発明の構成と効果》 この発明は上記の目的を達成するために、入力更新処
理，ユーザプログラム実行処理、出力変更処理，システ
ムサービス処理等をマイクロプロセッサによりサイクリ
ックに行なうプログラマブル・コントローラにおいて； 前記マイクロプロセッサから与えられる起動信号に応答
して予め設定された一定時間を計時開始し、計時完了と
ともに前記マイクロプロセッサにリセットをかけるウオ
ッチドッグタイマと； 前記ウオッチドッグタイマの設定時間より短い一定時間
を繰り返し計時し、計時完了のたびに前記マイクロプロ
セッサに割込をかける定時割込タイマと； 前記ユーザプログラムの実行中に所定のタイマ延長命令
が解読されるのに応答して、前記ウオッチドッグタイマ
を再起動させ、同時に前記タイマ延長命令に付された延
長回数情報を記憶するタイマ時間変更手段と； 前記定時割込タイマでマイクロプロセッサに割込がかか
るたびに、前記記憶された延長回数情報を参照し、これ
がタイマ延長を意味する場合には、以後割込回数が前記
延長回数に達するまでの間、割込のたびに前記ウオッチ
ドッグタイマを再起動し、かつ延長回数に達するととも
にタイマ時間を通常時間に復帰させるタイマ延長手段と
を設けたことを特徴とする。
理，ユーザプログラム実行処理、出力変更処理，システ
ムサービス処理等をマイクロプロセッサによりサイクリ
ックに行なうプログラマブル・コントローラにおいて； 前記マイクロプロセッサから与えられる起動信号に応答
して予め設定された一定時間を計時開始し、計時完了と
ともに前記マイクロプロセッサにリセットをかけるウオ
ッチドッグタイマと； 前記ウオッチドッグタイマの設定時間より短い一定時間
を繰り返し計時し、計時完了のたびに前記マイクロプロ
セッサに割込をかける定時割込タイマと； 前記ユーザプログラムの実行中に所定のタイマ延長命令
が解読されるのに応答して、前記ウオッチドッグタイマ
を再起動させ、同時に前記タイマ延長命令に付された延
長回数情報を記憶するタイマ時間変更手段と； 前記定時割込タイマでマイクロプロセッサに割込がかか
るたびに、前記記憶された延長回数情報を参照し、これ
がタイマ延長を意味する場合には、以後割込回数が前記
延長回数に達するまでの間、割込のたびに前記ウオッチ
ドッグタイマを再起動し、かつ延長回数に達するととも
にタイマ時間を通常時間に復帰させるタイマ延長手段と
を設けたことを特徴とする。
このような構成によれば、実行時間が比較的大きい演算
命令，転送命令等の命令をプログラムの中に多く入れた
場合であっても、これに対応させた所定のタイマ延長命
令を与えてから、実行させることにより、システム動作
が正常な場合には、ウオッチドッグタイマがリセットさ
れることになる。
命令，転送命令等の命令をプログラムの中に多く入れた
場合であっても、これに対応させた所定のタイマ延長命
令を与えてから、実行させることにより、システム動作
が正常な場合には、ウオッチドッグタイマがリセットさ
れることになる。
その結果、使用者はウオッチドッグタイマのタイマ時間
に関し、所望のユーザプログラムにあったタイマ時間を
自在に設定することができる。
に関し、所望のユーザプログラムにあったタイマ時間を
自在に設定することができる。
《実施例の説明》 第１図はこの発明を適用したプログラマブル・コントロ
ーラの全体の概略構成を示すブロック図である。
ーラの全体の概略構成を示すブロック図である。
このプログラマブル・コントローラにおいて、マイクロ
プロセッサ（ＭＰＵ）１は全体の制御の中枢となる。そ
して、システムプログラムメモリ２にはマイクロプロセ
ッサ１によって実行されるシステムプログラムを格納し
ており、またワーキングメモリ３は、マイクロプロセッ
サ１によって各種可変データの一時格納エリアとして使
われる。
プロセッサ（ＭＰＵ）１は全体の制御の中枢となる。そ
して、システムプログラムメモリ２にはマイクロプロセ
ッサ１によって実行されるシステムプログラムを格納し
ており、またワーキングメモリ３は、マイクロプロセッ
サ１によって各種可変データの一時格納エリアとして使
われる。
また、使用者が任意に設定したシーケンス制御プログラ
ムが格納されるユーザプログラムメモリ４と、外部入力
信号が与えられる入力インターフェイスおよび外部出力
信号を送出する出力インターフェイスを含んだ入出力回
路（入力回路と出力回路との総称）５と、入出力回路５
に対応した入出力データのバッファメモリとなるＩ／Ｏ
メモリ６とを備える。
ムが格納されるユーザプログラムメモリ４と、外部入力
信号が与えられる入力インターフェイスおよび外部出力
信号を送出する出力インターフェイスを含んだ入出力回
路（入力回路と出力回路との総称）５と、入出力回路５
に対応した入出力データのバッファメモリとなるＩ／Ｏ
メモリ６とを備える。
更に、こうした基本構成に加えて、発振回路７を共通の
ものとしたウオッチドッグカウンタ８および定時割込カ
ウンタ９を備えており、発振回路７とウオッチドッグカ
ウンタ８との組合せによりウオッチドッグタイマを構成
し、また発振回路７と定時割込カウンタ９との組合せに
より定時割込タイマを構成している。
ものとしたウオッチドッグカウンタ８および定時割込カ
ウンタ９を備えており、発振回路７とウオッチドッグカ
ウンタ８との組合せによりウオッチドッグタイマを構成
し、また発振回路７と定時割込カウンタ９との組合せに
より定時割込タイマを構成している。
ここで、ウオッチドッグタイマは、マイクロプロセッサ
１からウオッチドッグタイマ８に対して与えられる起動
信号に応答して予め設定された一定時間を計時開始し、
計時完了とともにマイクロプロセッサ１にリセットをか
けるものである。
１からウオッチドッグタイマ８に対して与えられる起動
信号に応答して予め設定された一定時間を計時開始し、
計時完了とともにマイクロプロセッサ１にリセットをか
けるものである。
また、定時割込タイマはウオッチドッグタイマの設定時
間よりも短い一定時間を繰り返し計時し、計時完了のた
びにマイクロプロセッサ１に割込をかけるものである。
間よりも短い一定時間を繰り返し計時し、計時完了のた
びにマイクロプロセッサ１に割込をかけるものである。
周知のように、この種のプログラマブル・コントローラ
におけるユーザプログラムの実行動作は、ユーザプログ
ラムメモリ４からユーザ命令（例えば、ラダー図に対応
する）を順次読出し、各ユーザ命令に従ってＩ／Ｏメモ
リ６に格納されている入出力データを参照して演算処理
をし、かつその処理結果によってＩ／Ｏメモリ６の指定
の出力データを更新することである。
におけるユーザプログラムの実行動作は、ユーザプログ
ラムメモリ４からユーザ命令（例えば、ラダー図に対応
する）を順次読出し、各ユーザ命令に従ってＩ／Ｏメモ
リ６に格納されている入出力データを参照して演算処理
をし、かつその処理結果によってＩ／Ｏメモリ６の指定
の出力データを更新することである。
また、一連のユーザプログラムの実行とは別の時間帯に
おいては、入力回路に与えられる入力データを一括して
Ｉ／Ｏメモリ６の処理エリアに書込むとともに（入力更
新）、Ｉ／Ｏメモリ６の所定エリアの出力データを一括
して出力回路に転送する動作（出力更新）が行なわれ
る。
おいては、入力回路に与えられる入力データを一括して
Ｉ／Ｏメモリ６の処理エリアに書込むとともに（入力更
新）、Ｉ／Ｏメモリ６の所定エリアの出力データを一括
して出力回路に転送する動作（出力更新）が行なわれ
る。
また、更に別の時間帯においては、システムプログラム
メモリ２に格納したシステムサービスプログラムを適宜
必要に応じて読出して入出力モニタ，ユーザプログラム
の修正等の各種の動作（システムサービス）が行なわれ
る。
メモリ２に格納したシステムサービスプログラムを適宜
必要に応じて読出して入出力モニタ，ユーザプログラム
の修正等の各種の動作（システムサービス）が行なわれ
る。
このようにして、システムプログラムメモリ２に格納さ
れたシステムプログラムをマイクロプロセッサ１で実行
することにより、入力更新処理，ユーザプログラム実行
処理，出力更新処理，システムサービス処理等をサイク
リックに行なうものである。
れたシステムプログラムをマイクロプロセッサ１で実行
することにより、入力更新処理，ユーザプログラム実行
処理，出力更新処理，システムサービス処理等をサイク
リックに行なうものである。
本発明は上述したプログラマブル・コントローラにおい
て、更に、後述する延長命令を実行することにより、タ
イマ時間変更手段およびタイマ延長手段として機能し
て、タイマ時間変更処理およびタイマ延長処理を行い、
以下フローチャートにしたがって説明する如く、ウオッ
チドッグタイマのタイマ時間をシステム的に調整可能と
している。
て、更に、後述する延長命令を実行することにより、タ
イマ時間変更手段およびタイマ延長手段として機能し
て、タイマ時間変更処理およびタイマ延長処理を行い、
以下フローチャートにしたがって説明する如く、ウオッ
チドッグタイマのタイマ時間をシステム的に調整可能と
している。
第２図のシステム全体のフローチャートに示す如く、ス
テップ（２０１）のイニシャル処理に続くステップ（２
０２）では、システムプログラムメモリ２に格納したシ
ステムサービスプログラムを適宜必要に応じて読出して
ユーザプログラムの修正等のシステムサービス処理が行
なわれる。
テップ（２０１）のイニシャル処理に続くステップ（２
０２）では、システムプログラムメモリ２に格納したシ
ステムサービスプログラムを適宜必要に応じて読出して
ユーザプログラムの修正等のシステムサービス処理が行
なわれる。
次にステップ（２０３）において、入出力回路５に与え
られている入力データをＩ／Ｏメモリ６に転送するとい
う入力更新が行なわれ、続くステップ（２０４）におい
て実行モードフラグＦがユーザプログラムの実行モード
以外の場合には、ステップ（２０２）のシステムサービ
ス処理に戻り、実行モードとなるまでステップ（２０
２）〜（２０４）が繰り返される。
られている入力データをＩ／Ｏメモリ６に転送するとい
う入力更新が行なわれ、続くステップ（２０４）におい
て実行モードフラグＦがユーザプログラムの実行モード
以外の場合には、ステップ（２０２）のシステムサービ
ス処理に戻り、実行モードとなるまでステップ（２０
２）〜（２０４）が繰り返される。
ここで、実行モードの場合には、ステップ（２０５）に
進み、第３図のフローチャートに示す如く、命令実行処
理が順次実行される。
進み、第３図のフローチャートに示す如く、命令実行処
理が順次実行される。
第３図において、最初のステップ（３０１）では、プロ
グラムカウンタＰＣがクリアされ、続くステップ（３０
２）において、マイクロプロセッサ１からウオッチドッ
グカウンタ８に対してリセットパルスを発し、これによ
りウオッチドッグカウンタ８は計数完了前に再起動（リ
セット）される。
グラムカウンタＰＣがクリアされ、続くステップ（３０
２）において、マイクロプロセッサ１からウオッチドッ
グカウンタ８に対してリセットパルスを発し、これによ
りウオッチドッグカウンタ８は計数完了前に再起動（リ
セット）される。
次のステップ（３０３）では、ＲＳＴ回数カウンタがク
リアされ、続くステップ（３０４）において、プログラ
ムカウンタＰＣで指定されるユーザ命令をユーザプログ
ラムメモリ４から読出し、ワーキングメモリ３に一時格
納する。
リアされ、続くステップ（３０４）において、プログラ
ムカウンタＰＣで指定されるユーザ命令をユーザプログ
ラムメモリ４から読出し、ワーキングメモリ３に一時格
納する。
続くステップ（３０５）において、ステップ（３０４）
の読取り命令がＥＮＤ命令か否かを判定する。ここでＥ
ＮＤ命令でなければステップ（３０６）〜（３０９）に
おいてその命令がインタプリタ処理により実行される。
の読取り命令がＥＮＤ命令か否かを判定する。ここでＥ
ＮＤ命令でなければステップ（３０６）〜（３０９）に
おいてその命令がインタプリタ処理により実行される。
まず、ステップ（３０６）にてウオッチドッグタイマの
タイマ時間を延長する命令（ここでは、第５図に示す如
くオペコード「ＷＤＴ」とオペランド「ｎ」で表記す
る）か否かを判定し、延長命令であれば、続くステップ
（３０７）にてタイマ延長命令に付された延長回数（オ
ペランド「ｎ」）をＲＳＴ回数カウンタにセットし、続
くステップ（３０８）にてウオッチドッグカウンタ８を
計数完了前に再起動する。
タイマ時間を延長する命令（ここでは、第５図に示す如
くオペコード「ＷＤＴ」とオペランド「ｎ」で表記す
る）か否かを判定し、延長命令であれば、続くステップ
（３０７）にてタイマ延長命令に付された延長回数（オ
ペランド「ｎ」）をＲＳＴ回数カウンタにセットし、続
くステップ（３０８）にてウオッチドッグカウンタ８を
計数完了前に再起動する。
また、ステップ（３０６）による判定結果が延長命令で
なければ、ステップ（３０９）に進み、その他の命令実
行が行なわれる。
なければ、ステップ（３０９）に進み、その他の命令実
行が行なわれる。
次にステップ（３１０）にてプログラムカウンタＰＣを
歩進し、ステップ（３０４）の命令読取りに戻る。以
後、ステップ（３０５）にてＥＮＤ命令でない限り、ス
テップ（３０４）〜（３１０）が繰り返し実行される。
歩進し、ステップ（３０４）の命令読取りに戻る。以
後、ステップ（３０５）にてＥＮＤ命令でない限り、ス
テップ（３０４）〜（３１０）が繰り返し実行される。
一方、定時割込カウンタ９は、ウオッチドッグカウンタ
８のカウントアップ時間（通常１３０mS）よりも短い一
定時間（例えば１００mS）に対応する発振回路７のパル
ス数を計数しており、この定時割込カウンタ９からのカ
ウントアップ出力が割込信号としてマイクロプロセッサ
１に常時加わる。すると、第４図のフローチャートに示
す如く、その割込のたびにステップ（４０１）以降のタ
イマ延長処理が行なわれる。
８のカウントアップ時間（通常１３０mS）よりも短い一
定時間（例えば１００mS）に対応する発振回路７のパル
ス数を計数しており、この定時割込カウンタ９からのカ
ウントアップ出力が割込信号としてマイクロプロセッサ
１に常時加わる。すると、第４図のフローチャートに示
す如く、その割込のたびにステップ（４０１）以降のタ
イマ延長処理が行なわれる。
まず、ステップ（４０１）において、ＲＳＴ回数カウン
タの値が零でないと判定したならば、ステップ（４０
２）にて定時割込カウンタ９のタイムアップ出力に基づ
くタイミングでウオッチドッグカウンタ８を再起動し、
続くステップ（４０３）にてＲＳＴ回数カウンタを減算
し、タイマ延長処理を終える。
タの値が零でないと判定したならば、ステップ（４０
２）にて定時割込カウンタ９のタイムアップ出力に基づ
くタイミングでウオッチドッグカウンタ８を再起動し、
続くステップ（４０３）にてＲＳＴ回数カウンタを減算
し、タイマ延長処理を終える。
また、ステップ（４０１）において、ＲＳＴ回数カウン
タの値が零であれば、タイマ延長処理を行なわない。
タの値が零であれば、タイマ延長処理を行なわない。
また、第３図に示すステップ（３０５）において、命令
読取を終えたと判定したとき、続くステップ（３１１）
では、ウオッチドッグカウンタ８が計数完了前に再起動
される。
読取を終えたと判定したとき、続くステップ（３１１）
では、ウオッチドッグカウンタ８が計数完了前に再起動
される。
このようにして第２図のフローチャートに示すメイン処
理におけるステップ（２０５）の命令実行処理が行なわ
れると続くステップ（２０６）に進み、Ｉ／Ｏメモリ６
の出力データを入出力回路５に転送し、外部出力信号と
する出力更新が行なわれる。そして、この出力更新が行
なわれると、ステップ（２０２）のシステムサービス処
理に戻る。
理におけるステップ（２０５）の命令実行処理が行なわ
れると続くステップ（２０６）に進み、Ｉ／Ｏメモリ６
の出力データを入出力回路５に転送し、外部出力信号と
する出力更新が行なわれる。そして、この出力更新が行
なわれると、ステップ（２０２）のシステムサービス処
理に戻る。
以上のように、この実施例では、ユーザプログラム上で
一巡実行時間を増大させる要素（演算命令や転送命令が
多い場合のこれらの総量）が加わる場合に対応させて、
予め所定のタイマ延長命令［ＷＤＴ／ｎ］を第５図に示
す如くユーザプログラムメモリ４に書込んでおくことに
より、一巡実行時間が大きい場合であっても、システム
動作が正常であれば定時割込カウンタ９のタイムアップ
出力による割込のたびに、ウオッチドッグカウンタ８を
ｎ回再起動させ、ウオッチドッグタイマを実質的に延長
させることができる。
一巡実行時間を増大させる要素（演算命令や転送命令が
多い場合のこれらの総量）が加わる場合に対応させて、
予め所定のタイマ延長命令［ＷＤＴ／ｎ］を第５図に示
す如くユーザプログラムメモリ４に書込んでおくことに
より、一巡実行時間が大きい場合であっても、システム
動作が正常であれば定時割込カウンタ９のタイムアップ
出力による割込のたびに、ウオッチドッグカウンタ８を
ｎ回再起動させ、ウオッチドッグタイマを実質的に延長
させることができる。
第１図はこの発明を適用したプログラマブル・コントロ
ーラの全体の概略構成を示すブロック図、第２図，第３
図，および第４図はこの発明を適用したシステムのソフ
トウエアの構成を示すフローチャート、第５図はこの発
明を適用したプログラマブル・コントローラにおけるユ
ーザプログラム例を示すシーケンスラダー図である。 １……マイクロプロセッサ ２……システムプログラムメモリ ３……ワーキングメモリ ４……ユーザプログラムメモリ ５……入出力回路 ６……Ｉ／Ｏメモリ ７……発振回路 ８……ウオッチドッグカウンタ ９……定時割込カウンタ
ーラの全体の概略構成を示すブロック図、第２図，第３
図，および第４図はこの発明を適用したシステムのソフ
トウエアの構成を示すフローチャート、第５図はこの発
明を適用したプログラマブル・コントローラにおけるユ
ーザプログラム例を示すシーケンスラダー図である。 １……マイクロプロセッサ ２……システムプログラムメモリ ３……ワーキングメモリ ４……ユーザプログラムメモリ ５……入出力回路 ６……Ｉ／Ｏメモリ ７……発振回路 ８……ウオッチドッグカウンタ ９……定時割込カウンタ
Claims (1)
- 【請求項１】入力更新処理，ユーザプログラム実行処
理、出力変更処理，システムサービス処理等をマイクロ
プロセッサによりサイクリックに行うプログラマブル・
コントローラにおいて； 前記マイクロプロセッサから与えられる起動信号に応答
して予め設定された一定時間を計時開始し、計時完了と
ともに前記マイクロプロセッサにリセットをかけるウオ
ッチドッグタイマと； 前記ウオッチドッグタイマの設定時間より短い一定時間
を繰り返し計時し、計時完了のたびに前記マイクロプロ
セッサに割込をかける定時割込タイマと； 前記ユーザプログラムの実行中に所定のタイマ延長命令
が解読されるのに応答して、前記ウオッチドッグタイマ
を再起動させ、同時に前記タイマ延長命令に付された延
長回数情報を記憶するタイマ時間変更手段と； 前記定時割込タイマでマイクロプロセッサに割込がかか
るたびに、前記記憶された延長回数情報を参照し、これ
がタイマ延長を意味する場合には、以後割込回数が前記
延長回数に達するまでの間、割込のたびに前記ウオッチ
ドッグタイマを再起動し、かつ延長回数に達するととも
にタイマ時間を通常時間に復帰させるタイマ延長手段と
を設けたことを特徴とするプログラマブル・コントロー
ラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091602A JPH0640283B2 (ja) | 1984-05-08 | 1984-05-08 | プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091602A JPH0640283B2 (ja) | 1984-05-08 | 1984-05-08 | プログラマブル・コントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60235205A JPS60235205A (ja) | 1985-11-21 |
| JPH0640283B2 true JPH0640283B2 (ja) | 1994-05-25 |
Family
ID=14031100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59091602A Expired - Lifetime JPH0640283B2 (ja) | 1984-05-08 | 1984-05-08 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640283B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5353970B2 (ja) * | 2011-08-05 | 2013-11-27 | ソニー株式会社 | 情報処理装置及び情報処理方法 |
-
1984
- 1984-05-08 JP JP59091602A patent/JPH0640283B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60235205A (ja) | 1985-11-21 |
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