JPH0640313B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0640313B2 JPH0640313B2 JP60273912A JP27391285A JPH0640313B2 JP H0640313 B2 JPH0640313 B2 JP H0640313B2 JP 60273912 A JP60273912 A JP 60273912A JP 27391285 A JP27391285 A JP 27391285A JP H0640313 B2 JPH0640313 B2 JP H0640313B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置の動作に影響を及ぼすレジスタの
誤操作を保護する機能を備えた情報処理装置に関する。
誤操作を保護する機能を備えた情報処理装置に関する。
〔従来の技術〕 一般に情報処理装置は、プログラムメモリ，データメモ
リ，演算装置やその他の制御装置から構成されており、
プログラムメモリに記憶されているプログラムに従って
データメモリ上のデータを演算装置で演算し、その結果
をデータメモリに記憶させる様な動作を行ない所望のデ
ータ処理を行なっている。
リ，演算装置やその他の制御装置から構成されており、
プログラムメモリに記憶されているプログラムに従って
データメモリ上のデータを演算装置で演算し、その結果
をデータメモリに記憶させる様な動作を行ない所望のデ
ータ処理を行なっている。
また情報処理装置は常に演算動作を行なっているのでは
なく、演算処理のタスクが起動されて初めてデータ処理
を行なう構成になっており、タスク要求が発生していな
い状態では情報処理装置は停止する構成となっている。
タスク要求が複数個あり、１つのタスク要求が発生する
と他のタスク要求を禁止し、受け付けたタスクを実行す
る。
なく、演算処理のタスクが起動されて初めてデータ処理
を行なう構成になっており、タスク要求が発生していな
い状態では情報処理装置は停止する構成となっている。
タスク要求が複数個あり、１つのタスク要求が発生する
と他のタスク要求を禁止し、受け付けたタスクを実行す
る。
タスク実行が終了すると他のタスク要求を許可する構成
をとる。
をとる。
この様な情報処理装置の動作の起動，停止のための動作
シーケンス制御装置を備えている。
シーケンス制御装置を備えている。
さらに、前記プログラムが正常に実行される事を監視す
る監視装置も備えており、プログラム実行中の所定時間
毎に監視装置に対し正常動作のステータスを出力するプ
ログラム構成にする。監視装置はステータスが出力され
ている間は正常動作と判断するが、プログラムが何らか
の原因で異常動作を行なった時正常なステータスが出力
されないため、異常動作と判断しプログラム実行を中止
し、初期状態に戻す動作を行なう。前記情報処理装置の
動作シーケンス制御やステータスの出力等の動作は制御
レジスタに制御データを書込むことにより実現されてい
る。
る監視装置も備えており、プログラム実行中の所定時間
毎に監視装置に対し正常動作のステータスを出力するプ
ログラム構成にする。監視装置はステータスが出力され
ている間は正常動作と判断するが、プログラムが何らか
の原因で異常動作を行なった時正常なステータスが出力
されないため、異常動作と判断しプログラム実行を中止
し、初期状態に戻す動作を行なう。前記情報処理装置の
動作シーケンス制御やステータスの出力等の動作は制御
レジスタに制御データを書込むことにより実現されてい
る。
従来、前記制御レジスタはメモリ空間の一部に配置され
ており、通常の転送命令等、制御レジスタを操作する命
令の実行において書き換える構成であったため、制御レ
ジスタの書き換えに対し何ら保護機能は備えられていな
かった。したがって、情報処理の使用環境が厳しく制御
線やメモリにデータを書き込む命令実行時において、ア
ドレスバス上のレジスタ指定アドレス値が周囲の雑音の
影響を受け、前記制御レジスタを誤って書き換えてしま
う場合（ハードウェアによる要因）や、プログラム実行
中にあらかじめ想定していない状態が発生した場合、プ
ログラムが暴走し想定していない状態での制御レジスタ
操作や、他の命令コードやデータの組合せで偶然に制御
レジスタ操作命令が構成され実行されて、誤って制御レ
ジスタに対し書き換え動作が実行される場合（ソフトウ
ェアによる要因）が存在する。
ており、通常の転送命令等、制御レジスタを操作する命
令の実行において書き換える構成であったため、制御レ
ジスタの書き換えに対し何ら保護機能は備えられていな
かった。したがって、情報処理の使用環境が厳しく制御
線やメモリにデータを書き込む命令実行時において、ア
ドレスバス上のレジスタ指定アドレス値が周囲の雑音の
影響を受け、前記制御レジスタを誤って書き換えてしま
う場合（ハードウェアによる要因）や、プログラム実行
中にあらかじめ想定していない状態が発生した場合、プ
ログラムが暴走し想定していない状態での制御レジスタ
操作や、他の命令コードやデータの組合せで偶然に制御
レジスタ操作命令が構成され実行されて、誤って制御レ
ジスタに対し書き換え動作が実行される場合（ソフトウ
ェアによる要因）が存在する。
タスク要求に対するプログラム実行中に誤って制御レジ
スタが書き換えられるとすべてのタスク要求を禁止した
状態で情報処理装置が停止する事がある。またプログラ
ムが暴走した場合に偶然制御レジスタが書き換えられ誤
動作ステータが出力され、プログラムが暴走しているに
もかかわらず監視装置が異常動作を検出できないことが
考えられる。
スタが書き換えられるとすべてのタスク要求を禁止した
状態で情報処理装置が停止する事がある。またプログラ
ムが暴走した場合に偶然制御レジスタが書き換えられ誤
動作ステータが出力され、プログラムが暴走しているに
もかかわらず監視装置が異常動作を検出できないことが
考えられる。
以上の様に制御レジスタの誤書き込みにより情報処理装
置の各機能の目的が達成されないばかりか、制御不能と
なり情報処理装置が応用されているシステムに悪影響を
及ぼす。ゆえに従来の様に制御レジスタの操作に対し何
の保護機能も備えられていない情報処理装置では上記の
様な重大な欠点があった。
置の各機能の目的が達成されないばかりか、制御不能と
なり情報処理装置が応用されているシステムに悪影響を
及ぼす。ゆえに従来の様に制御レジスタの操作に対し何
の保護機能も備えられていない情報処理装置では上記の
様な重大な欠点があった。
したがって本発明は制御レジスタ操作命令実行の過程に
おいて情報処理装置自身が命令語の正当性を判定した
後、制御レジスタの内容を操作する手段を備え、制御レ
ジスタの誤操作を防止できる情報処理装置を提供する事
を目的としている。
おいて情報処理装置自身が命令語の正当性を判定した
後、制御レジスタの内容を操作する手段を備え、制御レ
ジスタの誤操作を防止できる情報処理装置を提供する事
を目的としている。
本発明の情報処理装置は命令により構成されたプログラ
ムを記憶するプログラムメモリと、命令を解読し制御信
号を発生する命令制御装置と、データを記憶するデータ
メモリと、前記命令制御装置の制御に従い複数のデータ
の演算を行なう演算装置と、内容が書き換え可能なレジ
スタと、前記演算装置により演算された複数のデータの
演算結果を記憶する記憶装置と、該記憶装置の内容が命
令制御装置の指定する条件を満足している時前記レジス
タの内容を書換える書込み信号を発生する書き換え制御
装置と、演算装置が演算する複数データを備え、前記演
算装置，前記記憶装置及び書き換え制御装置を動作させ
るレジスタ書き換え命令を有している。
ムを記憶するプログラムメモリと、命令を解読し制御信
号を発生する命令制御装置と、データを記憶するデータ
メモリと、前記命令制御装置の制御に従い複数のデータ
の演算を行なう演算装置と、内容が書き換え可能なレジ
スタと、前記演算装置により演算された複数のデータの
演算結果を記憶する記憶装置と、該記憶装置の内容が命
令制御装置の指定する条件を満足している時前記レジス
タの内容を書換える書込み信号を発生する書き換え制御
装置と、演算装置が演算する複数データを備え、前記演
算装置，前記記憶装置及び書き換え制御装置を動作させ
るレジスタ書き換え命令を有している。
次に本発明の一実施例を図面を参照して説明する。
第１図は情報処理装置の構成図で実行すべき命令語を格
納するメモリ１（以後ＲＯＭと称す），ＲＯＭ１を指定
するためのプログラムカウンタ２（以後ＰＣと称す），
ＰＯ２で指定されたＲＯＭ１の命令語を出力，あるいは
アドレス，データを伝達するデータバス３，データバス
３のデータを命令語として取り込む命令レジスタ４（以
後ＩＲと称す），ＩＲ４の内容を解読し制御信号を出力
するための制御装置５，処理データ，アドレスポインタ
を格納するメモリ６（以後ＲＡＭと称す），算術論理演
算を実行するための算術論理演算部７（以後ＡＬＵと称
す），ＡＬＵ７において演算すべきデータを保持してお
くテンポラリレジスタＡ８（以後ＴＭＰＡと称す）とテ
ンポラリレジスタＢ９（以後ＴＭＰＢと称す）により情
報所装置が構成されている。ＡＬＵ７は加減算の算術演
算，ＡＮＤ，ＯＲ，ＸＯＲの論理演算を行なう他にＴＭ
ＰＡ８，ＴＭＰＢ９の各々の否定（以後ＮＯＴＡ，ＮＯ
ＴＢと称す），ＴＭＰＡ８，ＴＭＰＢ９の各々の内容を
ＡＬＵ７を介してデータバス３へ出力する（以後ＰＡＳ
ＳＡ，ＰＡＳＳＢと称す）基本機能を備えている。
納するメモリ１（以後ＲＯＭと称す），ＲＯＭ１を指定
するためのプログラムカウンタ２（以後ＰＣと称す），
ＰＯ２で指定されたＲＯＭ１の命令語を出力，あるいは
アドレス，データを伝達するデータバス３，データバス
３のデータを命令語として取り込む命令レジスタ４（以
後ＩＲと称す），ＩＲ４の内容を解読し制御信号を出力
するための制御装置５，処理データ，アドレスポインタ
を格納するメモリ６（以後ＲＡＭと称す），算術論理演
算を実行するための算術論理演算部７（以後ＡＬＵと称
す），ＡＬＵ７において演算すべきデータを保持してお
くテンポラリレジスタＡ８（以後ＴＭＰＡと称す）とテ
ンポラリレジスタＢ９（以後ＴＭＰＢと称す）により情
報所装置が構成されている。ＡＬＵ７は加減算の算術演
算，ＡＮＤ，ＯＲ，ＸＯＲの論理演算を行なう他にＴＭ
ＰＡ８，ＴＭＰＢ９の各々の否定（以後ＮＯＴＡ，ＮＯ
ＴＢと称す），ＴＭＰＡ８，ＴＭＰＢ９の各々の内容を
ＡＬＵ７を介してデータバス３へ出力する（以後ＰＡＳ
ＳＡ，ＰＡＳＳＢと称す）基本機能を備えている。
ＡＬＵ７は演算実行された後，キャリィ，ゼロ等の演算
結果ステータスを受け保持するフリップフロップに（以
後制御Ｆ／Ｆと称す）を備えており演算結果ステータス
を制御装置５に送りそのステータスを保持する。さらに
情報処理装置の動作を指定制御する制御レジスタ１０，
制御レジスタ１０のステータスに基づき、制御装置５の
動作クロックタイミングを制御するクロックタイミング
制御回路１１（以後タイミング回路と称す），タイミン
グ制御回路１１は情報処理装置の動作タイミングの発生
制御を行なうもので、制御レジスタ１０からのステータ
スを受けそのステータスが停止であったならば動作クロ
ックを停止させ、情報処理装置の動作を停止させる。ま
た前記制御Ｆ／Ｆ１２への書込みを制御する制御Ｆ／Ｆ
書込み信号１３（以後制御Ｆ／Ｆ信号と称す）を備えて
おり、制御Ｆ／Ｆ１２の出力ステータスと処理データリ
ードライトステータス１４とがアンドゲート１５に入力
され論理積がとられ、制御レジスタ１０への書込み制御
が行なわれる。
結果ステータスを受け保持するフリップフロップに（以
後制御Ｆ／Ｆと称す）を備えており演算結果ステータス
を制御装置５に送りそのステータスを保持する。さらに
情報処理装置の動作を指定制御する制御レジスタ１０，
制御レジスタ１０のステータスに基づき、制御装置５の
動作クロックタイミングを制御するクロックタイミング
制御回路１１（以後タイミング回路と称す），タイミン
グ制御回路１１は情報処理装置の動作タイミングの発生
制御を行なうもので、制御レジスタ１０からのステータ
スを受けそのステータスが停止であったならば動作クロ
ックを停止させ、情報処理装置の動作を停止させる。ま
た前記制御Ｆ／Ｆ１２への書込みを制御する制御Ｆ／Ｆ
書込み信号１３（以後制御Ｆ／Ｆ信号と称す）を備えて
おり、制御Ｆ／Ｆ１２の出力ステータスと処理データリ
ードライトステータス１４とがアンドゲート１５に入力
され論理積がとられ、制御レジスタ１０への書込み制御
が行なわれる。
ここで情報処理装置の基本動作を説明する。
ＰＣ２で指定されたＲＯＭ１の命令語はデータバス３を
介してＩＲ４に取り込まれ制御装置５で前記命令語が解
読され対応する制御信号に基づき前述の各演算を実行す
る。たとえば２つのデータの演算処理命令の実行は制御
装置５により指定されたアドレス情報に基づき，データ
がＲＡＭ６からデータバス３を介してＴＭＰＡ８に書込
まれ次に他の演算数がデータバス３を介してＴＭＰＢ９
に書込まれる。その後、ＡＬＵ７により演算が行われ演
算結果がデータバス３を介してＲＡＭ６へ書込まれる。
タイミング制御回路は上記命令の実行中制御レジスタの
ステータスをもとに動作クロックを発生している。
介してＩＲ４に取り込まれ制御装置５で前記命令語が解
読され対応する制御信号に基づき前述の各演算を実行す
る。たとえば２つのデータの演算処理命令の実行は制御
装置５により指定されたアドレス情報に基づき，データ
がＲＡＭ６からデータバス３を介してＴＭＰＡ８に書込
まれ次に他の演算数がデータバス３を介してＴＭＰＢ９
に書込まれる。その後、ＡＬＵ７により演算が行われ演
算結果がデータバス３を介してＲＡＭ６へ書込まれる。
タイミング制御回路は上記命令の実行中制御レジスタの
ステータスをもとに動作クロックを発生している。
第２図に、制御レジスタ１０にデータを書込み、タイミ
ング制御回路１１を制御し、情報処理装置の動作を指定
する命令（以後Controle Register Write命令；ＣＲＷ
命令と称す）のフォーマットを示す。本命令は例えば３
語長の命令から成り、第１語は命令コードでＣＲＷ命令
であることを示し、第２語は制御レジスタ１０に格納す
べきデータの補数値（１の補数値）を第３語は制御レジ
スタ１０に書込むべきデータを設定する。この様にＣＲ
Ｗ命令を書込むべきデータとそのデータの補数とを備え
る様にすることでプログラムが暴走した場合でも、他の
データ，命令語の組合せで偶然にＣＲＷ命令が構成され
ることが少なくなるような命令フォーマットに設計され
ている。
ング制御回路１１を制御し、情報処理装置の動作を指定
する命令（以後Controle Register Write命令；ＣＲＷ
命令と称す）のフォーマットを示す。本命令は例えば３
語長の命令から成り、第１語は命令コードでＣＲＷ命令
であることを示し、第２語は制御レジスタ１０に格納す
べきデータの補数値（１の補数値）を第３語は制御レジ
スタ１０に書込むべきデータを設定する。この様にＣＲ
Ｗ命令を書込むべきデータとそのデータの補数とを備え
る様にすることでプログラムが暴走した場合でも、他の
データ，命令語の組合せで偶然にＣＲＷ命令が構成され
ることが少なくなるような命令フォーマットに設計され
ている。
第３図はＣＲＷ命令の動作シーケンスを示したものであ
る。情報処理装置はＩＲ４へ書込まれた命令語が前記Ｃ
ＲＷ命令であることを判定するとシーケンス３０１では
ＴＭＰＢ９へ第２語の補数データが、データバス３を介
して書込まれ、シーケンス３０２でＴＭＰＡ８に第３語
の書込みデータが書込まれる。シーケンス３０３ではＴ
ＭＰＢ９の内容をＡＬＵ７に取り込みＮＯＴＢ演算が実
行される。シーケンス３０４では演算結果により得られ
た否定値はデータバス３を介して再びＴＭＰＢ９へ書込
まれる。シーケンス３０５ではＴＭＰＡ８，ＴＭＰＢ９
の排他的論理和演算が実行されＺeroステータスが制御
装置５と制御Ｆ／Ｆ１２に伝達される。ＣＲＷ命令であ
るとき制御装置５は制御Ｆ／Ｆ信号１３をアクティヴ状
態にし、制御Ｆ／Ｆ１２に、演算結果のＺeroステータ
スを保持する。Ｚeroステータスの論理値が“１”，つ
まり書込むべきデータとその補数データの否定値が一致
した場合は制御Ｆ／Ｆ１２の出力を“１”とし、シーケ
ンス３０６に移行する。
る。情報処理装置はＩＲ４へ書込まれた命令語が前記Ｃ
ＲＷ命令であることを判定するとシーケンス３０１では
ＴＭＰＢ９へ第２語の補数データが、データバス３を介
して書込まれ、シーケンス３０２でＴＭＰＡ８に第３語
の書込みデータが書込まれる。シーケンス３０３ではＴ
ＭＰＢ９の内容をＡＬＵ７に取り込みＮＯＴＢ演算が実
行される。シーケンス３０４では演算結果により得られ
た否定値はデータバス３を介して再びＴＭＰＢ９へ書込
まれる。シーケンス３０５ではＴＭＰＡ８，ＴＭＰＢ９
の排他的論理和演算が実行されＺeroステータスが制御
装置５と制御Ｆ／Ｆ１２に伝達される。ＣＲＷ命令であ
るとき制御装置５は制御Ｆ／Ｆ信号１３をアクティヴ状
態にし、制御Ｆ／Ｆ１２に、演算結果のＺeroステータ
スを保持する。Ｚeroステータスの論理値が“１”，つ
まり書込むべきデータとその補数データの否定値が一致
した場合は制御Ｆ／Ｆ１２の出力を“１”とし、シーケ
ンス３０６に移行する。
次にＡＬＵ７でＰＡＳＳＡの演算が実行されＴＭＰＡの
データがデータバス３に出力され、同時に処理データラ
イト信号１４が出力されるためアンドゲート１５により
論理積がとられアンドゲート１５の出力が論理値“１”
となり制御レジスタ１０にデータを書込む。他方Ｚero
ステータスが論理値“０”の場合、つまり書込みデータ
と補数データの否定値が一致しなかった場合シーケンス
３０７に移行し制御Ｆ／Ｆ１２の出力が論理値“０”と
なって制御レジスタ１０への書込みが禁止され、制御レ
ジスタ１０の内容は変化しない。
データがデータバス３に出力され、同時に処理データラ
イト信号１４が出力されるためアンドゲート１５により
論理積がとられアンドゲート１５の出力が論理値“１”
となり制御レジスタ１０にデータを書込む。他方Ｚero
ステータスが論理値“０”の場合、つまり書込みデータ
と補数データの否定値が一致しなかった場合シーケンス
３０７に移行し制御Ｆ／Ｆ１２の出力が論理値“０”と
なって制御レジスタ１０への書込みが禁止され、制御レ
ジスタ１０の内容は変化しない。
第１図の実施例の情報処理装置では、Ｚeroステータス
を記憶するＦ／Ｆの内容により制御レジスタへの書込み
を許可するものであったが、制御部でＺeroステータス
を判別して処理データ書き込み指令を発生させる処理シ
ーケンスの修飾を行っても良い。
を記憶するＦ／Ｆの内容により制御レジスタへの書込み
を許可するものであったが、制御部でＺeroステータス
を判別して処理データ書き込み指令を発生させる処理シ
ーケンスの修飾を行っても良い。
また、本実施の情報処理装置では、書込みデータとその
補数データを使用しているが書込みデータとその２倍さ
れた値あるいは１／２された値等の何らかの関数関係に
あるデータとの算術論理演算処理によるＺeroステータ
スの判別，あるいは，Ｚeroステータスだけではなく、
ＡＬＵの演算によるキャリィステータスなどの他の演算
結果のステータスによる判別などの展開も可能である。
補数データを使用しているが書込みデータとその２倍さ
れた値あるいは１／２された値等の何らかの関数関係に
あるデータとの算術論理演算処理によるＺeroステータ
スの判別，あるいは，Ｚeroステータスだけではなく、
ＡＬＵの演算によるキャリィステータスなどの他の演算
結果のステータスによる判別などの展開も可能である。
したがって本発明によれば、情報処理装置に対し次の効
果が得られる。
果が得られる。
ＡＬＵのステータス情報を記憶し、その値により制御レ
ジスタの書込み命令を許可するゲートなど最少限のハー
ドウェアを設けるだけで、通常のデータ処理に要求され
るＡＬＵ、テンポラリレジスタ等を有効に活用してハー
ドウェア、ソフトウェアのいずれかまたは両要因により
プログラムの実行において異常動作が発生しても容易に
情報処理装置を制御する制御レジスタが書き換わらない
ので情報処理装置の暴走を確実に防止できる。
ジスタの書込み命令を許可するゲートなど最少限のハー
ドウェアを設けるだけで、通常のデータ処理に要求され
るＡＬＵ、テンポラリレジスタ等を有効に活用してハー
ドウェア、ソフトウェアのいずれかまたは両要因により
プログラムの実行において異常動作が発生しても容易に
情報処理装置を制御する制御レジスタが書き換わらない
ので情報処理装置の暴走を確実に防止できる。
第１図は本発明の一実施例の情報処理装置のブロック図
である。 １……命令語、データを格納するメモリ（ＲＯＭ）、２
……プログラムカウンタ、３……アドレス，データを伝
達するデータバス、４……命令レジスタ、５……制御装
置、６……処理データ，アドレスポインタを格納するメ
モリ（ＲＡＭ）、７……算術演算装置、８……テンポラ
リレジスタＡ、９……テンポラリレジスタＢ、１０……
制御レジスタ、１１……クロックタイミング制御回路、
１２……制御Ｆ／Ｆ、１３……制御Ｆ／Ｆ書込み信号、
１４……処理データリードライトステータス、１５……
アンドゲート。 第２図は制御レジスタ書込み命令の命令フォーマット図
である。 第３図は制御シーケンスを示すフローチャートである。
である。 １……命令語、データを格納するメモリ（ＲＯＭ）、２
……プログラムカウンタ、３……アドレス，データを伝
達するデータバス、４……命令レジスタ、５……制御装
置、６……処理データ，アドレスポインタを格納するメ
モリ（ＲＡＭ）、７……算術演算装置、８……テンポラ
リレジスタＡ、９……テンポラリレジスタＢ、１０……
制御レジスタ、１１……クロックタイミング制御回路、
１２……制御Ｆ／Ｆ、１３……制御Ｆ／Ｆ書込み信号、
１４……処理データリードライトステータス、１５……
アンドゲート。 第２図は制御レジスタ書込み命令の命令フォーマット図
である。 第３図は制御シーケンスを示すフローチャートである。
Claims (1)
- 【請求項１】レジスタ書き換え命令を含む一連の命令を
記憶するプログラムメモリと、前記プログラムメモリか
ら読み出された命令を解読して命令実行のための制御信
号を発生する命令制御装置と、前記命令制御装置からの
制御信号に応答してデータに対する演算を実行する演算
装置と、前記レジスタ書き換え命令の操作対象となるレ
ジスタであって供給されたデータを書き込み信号に応答
して取り込むレジスタとを有し、前記レジスタ書き換え
命令はこの命令の命令コード、前記レジスタに書き込む
べきレジスタデータおよびこのデータに対し所定の関係
を有する補助データを含んでなり、前記命令制御装置は
前記レジスタ書き換え命令の命令コードを解読すると前
記演算装置に前記レジスタデータおよび前記補助データ
に対し所定の演算を実行させる制御信号を発生するとと
もに前記レジスタに対する書き込み信号を発生し、前記
演算装置は前記レジスタデータおよび前記補助データに
対する演算の演算状態を示す信号を発生し、さらに、前
記演算状態を示す信号が予じめ定められたレベルのとき
は前記書き込み信号が前記レジスタに伝達されるように
して前記レジスタが前記レジスタデータを取り込むこと
を許可し他のレベルのときは前記書き込み信号をマスク
して前記レジスタが前記レジスタデータを取り込むこと
を禁止する書き換え制御装置を設けたことを特徴とする
情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273912A JPH0640313B2 (ja) | 1985-12-04 | 1985-12-04 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273912A JPH0640313B2 (ja) | 1985-12-04 | 1985-12-04 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62131339A JPS62131339A (ja) | 1987-06-13 |
| JPH0640313B2 true JPH0640313B2 (ja) | 1994-05-25 |
Family
ID=17534301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60273912A Expired - Lifetime JPH0640313B2 (ja) | 1985-12-04 | 1985-12-04 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640313B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2591490B (en) * | 2020-01-30 | 2022-03-02 | Advanced Risc Mach Ltd | An apparatus and method for controlling access to a set of memory mapped control registers |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710844A (en) * | 1980-06-25 | 1982-01-20 | Toshiba Corp | Control device of compound computer |
-
1985
- 1985-12-04 JP JP60273912A patent/JPH0640313B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62131339A (ja) | 1987-06-13 |
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