JPH0640568B2 - バイポ−ラ型とｃｍｏｓ型のトランジスタの同時製作方法 - Google Patents

バイポ−ラ型とｃｍｏｓ型のトランジスタの同時製作方法

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JPH0640568B2
JPH0640568B2 JP61125602A JP12560286A JPH0640568B2 JP H0640568 B2 JPH0640568 B2 JP H0640568B2 JP 61125602 A JP61125602 A JP 61125602A JP 12560286 A JP12560286 A JP 12560286A JP H0640568 B2 JPH0640568 B2 JP H0640568B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、一つのシリコン基板上にバイポーラ・トラ
ンジスタのＣＭＯＳトランジスタを同時に製作する方法
に関するものである。この方法ではｐ型にドープされた
シリコン基板にｐチャネル・トランジスタを収めるｎ型
ドープ皿形領域が作られ、この皿形領域にｎｐｎバイポ
ーラトランジスタが皿形領域自体をコレクタとして形成
される。この皿形領域はｎ＋型にドープされた埋込み領
域を覆い、この埋込み領域は深部に達するコレクタ接続
端を通してバイポーラトランジスタ区域に接続される。
〔従来の技術〕
この種の方法は、高密度集積回路の１．０μｍ皿形領域
ＣＭＯＳ−バイポーラ・モジュール製作用として例えば
文献「アイ・イー・デイー・エム（ＩＥＤＭ）１９８
３，テクニカル・ダイジエスト（Technical Digest）」
１９８３年１２月，ｐ．６３〜６６に発表されている。
この場合コレクタ抵抗を低減させるため深部に達するコ
レクタ接触を通して接続される埋込み形コレクタが使用
される。
公知のトランジスタ装置の製作法では工程中に高濃度に
ドープされた接続端を備えるコレクタが作られる。ＬＯ
ＣＯＳ法による場合能動トランジスタ領域を分離するた
めの絶縁分離酸化膜を製作する際に行われるテンパー処
理に基きデバイス構造に対して不利な影響を及ぼす熱負
荷が加えられる外に、横寄生基板ｐｎｐ構造が形成さ
れ、特にラツチアツプ感受性が高められる。
〔発明が解決しようとする問題点〕
この発明の目的は、製造過程の変更によつて上記の欠点
を伴うことなく垂直ｎｐｎトランジスタと横方向ｐｎｐ
バイポーラ・トランジスタおよびＣＭＯＳトランジスタ
を一つのチツプに製作することができる方法を提供する
ことである。
〔問題点を解決するための手段〕
この目的は冒頭に挙げた公知方法に対して特許請求の範
囲第１項に特徴として挙げた工程段階を採用することに
よつて達成される。
この発明の製法は西独国特許出願公開第３３１４４５０
Ａ１号公報（特開昭５９−２０２６６０）により公知の
高密度集積ＣＭＯＳＦＥＴ回路の製法の一つの有利な変
形であるが、同じチツプにバイポーラ・トランジスタの
同時形成を可能にする工程段も含まれている。この発明
の種々の実施態様は特許請求の範囲第２項以下に示され
ている。
〔発明の効果〕
この発明の製法は前記の文献（ＩＥＤＭ１９８３，Tech
nical Digest）に記載されている公知方法に比べて次の
長所を示す。
1. ＬＯＣＯＳ過程後の高温処理がｎ型皿形領域と深部
コレクタ接続端の同時拡散により省略される。
2. 深部に達するコレクタ接続端のイオン注入に対して
自己整合形の皿形領域イオン注入によりコレクタ接続端
が皿形領域を取囲む環の形に作られる。
3. 環状のコレクタ接続端と埋込み形のコレクタとの組
合せにより皿形領域の抵抗が低下し、バイポーラ・トラ
ンジスタのコレクタ通路抵抗の低減と同時に回路のラツ
チアツプ耐性の向上が達成される。
4. 寄生基板−ｐｎｐは垂直方向では埋込みコレクタに
より、横方向では環状のコレクタ接続端によつて低減さ
れる。これによつてもラツチアツプ耐性が高められる。
5. 寄生基板−ｐｎｐの低減によりｎ型皿形領域内に横
ｐｎｐトランジスタの形成が可能となる。
〔実施例〕 第１図乃至第１５図にはこの発明によるバイポーラ・ト
ランジスタとＣＯＭＳトランジスタの同時形成過程の種
々の段階においてのデバイスの断面構成を示す。
第１図においては、ｐ型にドープされ比抵抗２０Ωcmの
シリコン単結晶の（１００）面に沿つて切り出され表面
がSiO2層２で覆われたシリコン基板１に対してフオトレ
ジストマスク４を通して５として示したアンチモン・イ
オンを面密度３×1015cm-2，イオン・エネルギー８０ｋ
ｅＶでイオン注入することにより埋込みコレクタ領域３
を形成させる。
第２図においては、第１図の構造からSiO2層２を除去
し、p-型にドープされ比抵抗２０Ωcmのエピタキシイ層
７を３μｍ厚さに析出させ、厚さ５０ｎｍのSiO2層８と
厚さ１４０ｎｍのＣＶＤ窒化シリコン層９から成る絶縁
二重層でエピタキシイ層７を覆う。フオトレジスト・マ
スク１０を使用して窒化シリコン層９を構造化した後面
密度３×1015cm-2，イオン・エネルギー８０ｋｅＶのリ
ン・イオン注入１１を実施する。ここで既に従来の製法
から離れる。
第３図においては、フオトレジスト技術により皿形領域
予定区域の上の窒化物層９の部分を除去した後面密度２
×1012cm-2，イオン・エネルギー１８０ｋｅＶのリン・
イオン注入１２によりｎ型皿形領域１４（第４図に示
す）が形成される。表面には窒化物構造９ａが残され、
SiO2層８の下にはイオン注入区域１３が作られる。
第４図においては、ここで皿形領域１４をマスクするた
めの酸化処理が実施され、同時にアンチモン・イオンと
リン・イオンのｎ型皿形領域１４とコレクタ接続端６へ
のドライブ・インが行われる。表面には窒化物層マスク
９ａを通してSiO2層１５が形成される。この１１５０℃
の熱処理に際してコレクタ接続端６が基板内に約３μｍ
だけ押し込まれ、埋込みコレクタ領域３まで確実に到達
する。
第５図において、窒化シリコン構造９ａの除去後面密度
８×1011cm-2イオン・エネルギー６０ｋｅＶの全面的深
部ホウ素・イオン注入１６によりｎチヤネル・トランジ
スタの二重チヤネル深部注入がSiO2層１５をマスクとし
て実施され、チヤネルの下にｐ型にドープされた区域１
７が作られる。
第６図においては、加熱形成SiO2層（厚さ５０ｎｍ）と
窒化ケイ素析出層（厚さ１４０ｎｍ）から成る二重層
（１８，１９）が作られ、フオトレジスト層２０をマス
クとして窒化ケイ素層１９に後で行われる局部酸化（Ｌ
ＯＣＯＳ）に対するマスクとしての構造が作られる。
第７図においては、ｎチヤネル区域のドーピングのため
新たにフオトレジスト層２１を設けた後面密度１．２×
1013cm-2，イオン・エネルギー２５ｋｅＶのホウ素イオ
ン注入２２が実施され、ｐ型ドープ区域２３が作られ
る。
第８図においては、基板１の能動トランジスタ区域の分
離に必要なフイールド酸化膜２４がSiO2層上のフオトレ
ジスト・マスク２１を除去した後窒化ケイ素マスク１９
を使用する局部酸化によりSiO2層１８上に８５０ｎｍの
厚さに形成される。以後これらのSiO2層１８と酸化膜２
４を合せて２４とする。
第９図においては、フオトレジスト・マスク２６を設け
た後面密度９×1013cm-2，イオン・エネルギー８０ｋｅ
Ｖのホウ素イオン注入２５によりバイポーラ・トランジ
スタのベース領域２７が作られる。
第１０図においては、フオトレジスト層を除去した後ゲ
ート酸化処理が実施される。ゲート酸化膜２８の厚さは
２５ｎｍに調整される。
第１１図においては、ホウ素イオンを使用し面密度２×
1011cm-2，イオン・エネルギー２５ｋｅＶの全面的第二
チヤネル・イオン注入２９によりＭＯＳトランジスタの
チヤネル区域３０と３１およびｐ型区域３２がバイポー
ラトランジスタのベース内に作られる。図には各区域の
ドーピング型がｐ又はｎとして記入されている。
第１２図においては、全面的な二ケイ化タンタル析出に
続いてフオトレジスト技術による構造化によつてＭＯＳ
トランジスタのゲート電極３３，３４が形成される。
第１３図においては、中間酸化膜３５がSiO2の全面的気
相析出によつて作られる。この場合層３５はオルトケイ
酸テトラエチルの熱分解によつて作るのが有利である。
その際相似形の間隔層３５が１００ｎｍの厚さに析出す
る。続いてｎチヤネル・トランジスタのソース／ドレイ
ン領域３６、エミツタ３７およびバイポーラ・トランジ
スタのｎ＋型コレクタ接触区域３８の同時形成が面密度
８×1015cm-2，イオン・エネルギー８０ｋｅＶのリン・
イオン注入３９によつて実現する。その際ｐチヤネル・
トランジスタとバイポーラトランジスタの区域はコレク
タ接触区域を除いてフオトレジスト層４０によつてマス
クされる。
第１４図においては、第１３図の場合と同様にしてｐチ
ヤネル・トランジスタのソース／ドレン領域４１とバイ
ポーラ・トランジスタのｐ＋型ベース接触区域４２が面
密度４×1015cm-2，イオン・エネルギー４０ｋｅＶのホ
ウ素イオン注入４３によつて作られる。その際ｎチヤネ
ル・トランジスタ区域とバイポーラ・トランジスタ区域
はｐ＋ベース接触区域４２を除いてフオトレジスト・マ
スク４４で覆われる。
第１４図の下に記入されている文字Ａ，Ｂ，Ｃはそれぞ
れバイポーラトランジスタ区域（Ａ）、ｎチヤネルトラ
ンジスタ区域（Ｂ）およびｐチヤネルトランジスタ区域
（ｃ）を表わしている。
この発明の方法の一つの実施態様として比抵抗０．０２
Ωcmのｐ型ドープ基板から出発し、第１図に示されてい
る埋込みコレクタ形成用のイオン注入を省略するか、あ
るいは比抵抗２０Ωcmの出発材料に対して第１図に示さ
れているイオン注入を省略し、第３図に示されているエ
ピタキシヤル層を除くことも可能である。埋込みコレク
タを省略することにより製作工程が簡略化され、その際
作られる環状のコレクタ接続部は埋込みコレクタ無しの
従来の工程によるものに比べてコレクタ抵抗が低減さ
れ、ラツチ・アツプ耐性が高められる。
【図面の簡単な説明】 第１図乃至第１４図はこの発明によるバイポーラ・トラ
ンジスタとＣＭＯＳトランジスタとの同時製作過程の種
々の段階におけるデバイスの断面形状を示す。第１４図
においてＡはバイポーラ・トランジスタ区域、Ｂはｎチ
ヤネル・トランジスタ区域、Ｃはｐチヤネル・トランジ
スタ区域である。

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】ｐチャネル・トランジスタ（Ｃ）を収容す
    るためｐ型ドープ・シリコン基板（１）にｎ型ドープ・
    皿形領域（１４）が作られ、この領域にｎｐｎバイポー
    ラ・トランジスタ（Ａ）が絶縁分離して設けられ、ｎ型
    皿形領域（１４）がトランジスタ（Ａ）のコレクタを構
    成し、更にｎ型皿形領域（１４）がｎ＋型にドープされ
    た埋込み領域（３）を覆い、この領域（３）が深部に達
    するコレクタ接続端（６）を通してバイポーラ・トラン
    ジスタに接続されるバイポーラ・トランジスタとＣＭＯ
    Ｓトランジスタを共通基板上に同時に製作する方法にお
    いて、次の工程段階： (a) 所定区域以外の区域をマスク（４）で覆った後ｎ
    型ドーパントのイオン注入（５）によってｐ型ドープ・
    基板（１）にｎ＋型埋込み領域（３）を作る、 (b) ｐ型ドープ・エピタキシイ層（７）を全面的に設
    ける、 (c) 酸化シリコン（８）と窒化シリコン（９）から成
    る絶縁分離二重層を全面的に形成させる、 (d) フォトレジストマスク（１０）により窒化シリコ
    ン層（９）を構造化した後ｎ型ドーパントの深部イオン
    注入（１１）により深部に達するコレクタ接続端（６）
    用の区域を画定する、 (e) ｎ型皿状領域（１４）に予定されている区域上の
    窒化シリコン構造を溶解除去した後ｎ型ドーパントのイ
    オン注入（１２）により基板（１）内にイオン注入区域
    （１３）を形成させる、 (f) 注入されたｎ型ドーパント・イオンを基板（１）
    内に拡散させると同時にこれにより形成されたｎ型皿形
    領域（１４）の表面を酸化（１５）する、 (g) 窒化シリコン構造（９ａ）の除去後酸化膜（１
    ５）をマスクとしてｎチャネル・トランジスタ（Ｂ）の
    チャネル領域（１７）の表面から遠く離れた区域を作る
    ホウ素イオンの深部注入（１６）を実施する、 (h) 酸化シリコン（１８）と窒化シリコン（１９）の
    二重層を設け、次の局部酸化（ＬＯＣＯＳ）に対して窒
    化シリコン層（１９）に構造を作る、 (i) 所定区域外の区域をフォトレジストでマスク（２
    １）した後ｎチャネル・トランジスタ（Ｂ）のフィール
    ド酸化膜区域（２３）をドープするホウ素イオン注入
    （２２）を実施する、 (j) フォトレジストマスク（２１）を除去した後窒化
    シリコン構造（１９）を酸化マスクとする局部酸化によ
    り基板（１）内の能動トランジスタ区域（Ａ、Ｂ、Ｃ）
    の絶縁分離に必要なフィールド酸化膜（２４）を作る、 (k) 後にコレクタ接触区域（３８）、ｐチャネル・ト
    ランジスタ区域（Ｃ）およびｎチャネル・トランジスタ
    区域（Ｂ）を形成するための区域をフォトレジストでマ
    スク（２６）した後ホウ素・イオン注入（２５）により
    バイポーラ・トランジスタ区域（Ａ）内にベース領域
    （２７）を形成させる、 (l) フォトレジストマスク（２６）の除去後ゲート酸
    化膜（２８）を形成する全面酸化を実施する、 (m) ｎチャネルとｐチャネルのＭＯＳ−トランジスタ
    （Ｂ、Ｃ）のチャネル区域をドープする平坦な全面的ホ
    ウ素・イオン注入（２９）を実施する、 (n) ゲート材料の全面的析出とそれに続く構造化によ
    りＭＯＳ−トランジスタ（Ｂ、Ｃ）のゲート電極（３
    ３、３４）を形成させる、 (o) 中間酸化膜（３５）として作用する酸化シリコン
    層をガス相から全面的に析出させる、 (p) バイポーラ・トランジスタ区域（Ａ）のエミッタ
    区域（３７）とｎ＋型コレクタ接触区域（３８）を除い
    てｐチャネル・トランジスタ区域（Ｃ）とバイポーラ・
    トランジスタ区域（Ａ）をフォトレジストマスク（４
    ０）で覆った後ｎ型ドーパントのイオン注入（３９）に
    よりｎチャネル・トランジスタ（Ｂ）のソース／ドレイ
    ン領域（３６）およびバイポーラ・トランジスタ（Ａ）
    のエミッタ区域（３７）とｎ＋型コレクタ接触区域（３
    ８）を同時に形成させる、 (q) バイポーラ・トランジスタ区域（Ａ）のｐ＋型ベ
    ース接触区域（４２）を除いてｎチャネル・トランジス
    タ区域（Ｂ）とバイポーラ・トランジスタ区域（Ａ）を
    フォトレジストマスク（４４）で覆った後ホウ素・イオ
    ン注入（４３）によりｐチャネル・トランジスタ区域
    （Ｃ）のソース・ドレイン領域（４１）とバイポーラ・
    トランジスタ（Ａ）のｐ＋型ベース接触区域（４２）を
    同時に形成させる、 (r) フォトレジストマスク（４４）を除去し、接触孔
    区域を露出させ、接続電極の形成と 表面安定化のための金属化を実施する に従って行われることを特徴とする共通基板上にバイポ
    ーラ型とＣＭＯＳ型のトランジスタを同時に製作する方
    法。
  2. 【請求項２】比抵抗２０Ωｃｍにｐ型ドープされ（１０
    ０）面に沿って切られたシリコン結晶基板（１）が使用
    されることを特徴とする特許請求の範囲第１項記載の方
    法。
  3. 【請求項３】比抵抗０．０２Ωｃｍにｐ型ドープされ
    （１００）面に沿って切られたシリコン結晶基板（１）
    が使用されることを特徴とする特許請求の範囲第１項記
    載の方法。
  4. 【請求項４】工程段(a)においてのイオン注入（５）が
    アンチモンを使用し注入面密度３×１０15ｃｍ-2、イオ
    ン・エネルギー８０ｋｅＶで行われることを特徴とする
    特許請求の範囲第１項乃至第３項の一つに記載の方法。
  5. 【請求項５】工程段(b)において形成されるｐ型ドープ
    ・エピタキシイ層（７）が比抵抗２０Ωｃｍ、厚さ約３
    μｍに調整されることを特徴とする特許請求の範囲第１
    項乃至第４項の一つに記載の方法。
  6. 【請求項６】工程段(c)において形成される絶縁二重層
    （８、９）が厚さ５０ｎｍの熱酸化ＳｉＯ２層（８）と
    厚さ１４０ｎｍのＣＶＤ窒化シリコン層から構成される
    ことを特徴とする特許請求の範囲第１項乃至第５項の一
    つに記載の方法。
  7. 【請求項７】工程段(d)においてのコレクタ深部イオン
    注入がリン・イオンを使用し、面密度３×１０15ｃ
    ｍ-2、イオン・エネルギー８０ｋｅＶで実施されること
    を特徴とする特許請求の範囲第１項乃至第６項の一つに
    記載の方法。
  8. 【請求項８】工程段(e)において皿形領域に対するイオ
    ン注入（１２）がリン・イオンを使用し、面密度２×１
    ０12ｃｍ-2、イオン・エネルギー１８０ｋｅＶで実施さ
    れることを特徴とする特許請求の範囲第１項乃至第７項
    の一つに記載の方法。
  9. 【請求項９】工程段(f)においての注入イオンの追い込
    みと表面酸化はｎ型にドープされた区域（６、１４）が
    ｐ型ドープ・シリコン基板（１）内に少くとも２．５μ
    ｍだけ拡がるように実施されることを特徴とする特許請
    求の範囲第１項乃至第８項の一つに記載の方法。
  10. 【請求項１０】工程段(g)においての第一チャネル深部
    注入（１６）が面密度８×１０11ｃｍ-2、イオン・エネ
    ルギー６０ｋｅＶで実施されることを特徴とする特許請
    求の範囲第１項乃至第９項の一つに記載の方法。
  11. 【請求項１１】工程段(i)においてのｎチャネル・フィ
    ールド・イオン注入（２２）がＢ＋イオンを使用し、面
    密度１．２×１０13ｃｍ-2、イオン・エネルギー２５ｋ
    ｅＶで実施されることを特徴とする特許請求の範囲第１
    項乃至第１０項の一つに記載の方法。
  12. 【請求項１２】工程段(k)においてベース領域（２７）
    形成用のホウ素・イオン注入（２５）が面密度９×１０
    13ｃｍ-2、イオン・エネルギー８０ｋｅＶで実施される
    ことを特徴とする特許請求の範囲第１項乃至第１１項の
    一つに記載の方法。
  13. 【請求項１３】工程段(l)においてゲート酸化処理はゲ
    ート酸化膜（２８）の厚さが１０ｎｍから２５ｎｍの間
    になるように行われることを特徴とする特許請求の範囲
    第１項乃至第１２項の一つに記載の方法。
  14. 【請求項１４】工程段(m)においての全面的ホウ素・チ
    ャネル・イオン注入（２９）がホウ素・イオンを使用し
    て面密度２×１０11ｃｍ-2、イオン・エネルギー２５ｋ
    ｅＶで実施されることを特徴とする特許請求の範囲第１
    項乃至第１３項の一つに記載の方法。
  15. 【請求項１５】工程段(n)においてゲート（３３、３
    ４）の材料として高融点金属、高融点金属のケイ化物特
    にケイ化タンタル又はポリシリコンとケイ化物の二重層
    が使用されることを特徴とする特許請求の範囲第１項乃
    至第１４項の一つに記載の方法。
  16. 【請求項１６】工程段(o)において全面的な酸化シリコ
    ン層（３５）の析出が５０ｎｍから２００ｎｍの間の層
    の厚さとなるようにオルトケイ酸テトラエチルの熱分解
    によることを特徴とする特許請求の範囲第１項乃至第１
    ５項の一つに記載の方法。
  17. 【請求項１７】工程段(p)又は(q)においてソース・ドレ
    ン・イオン注入（３９／４３）が厚さ１００ｎｍのＳｉ
    Ｏ２層（３５）に対してリン・イオン又はホウ素・イオ
    ンを使用し、面密度８×１０15ｃｍ-2又は４×１０15ｃ
    ｍ-2、イオン・エネルギー８０ｋｅＶ又は４０ｋｅＶで
    実施されることを特徴とする特許請求の範囲第１項乃至
    第１６項の一つに記載の方法。
  18. 【請求項１８】工程段(p)又は(q)においてソース・ドレ
    ン・イオン注入（３９／４３）が厚さ７０ｎｍのＳｉＯ
    ２層（３５）に対してリン・イオン又はホウ素・イオン
    を使用し、面密度は共に４×１０15ｃｍ-2、イオン・エ
    ネルギーは８０ｋｅＶ又は４０ｋｅＶで実施されること
    を特徴とする特許請求の範囲第１乃至第１６項の一つに
    記載の方法。
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