JPH0897163A - 半導体ウエハの製造方法、半導体ウエハ、半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents

半導体ウエハの製造方法、半導体ウエハ、半導体集積回路装置の製造方法および半導体集積回路装置

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JPH0897163A
JPH0897163A JP6265529A JP26552994A JPH0897163A JP H0897163 A JPH0897163 A JP H0897163A JP 6265529 A JP6265529 A JP 6265529A JP 26552994 A JP26552994 A JP 26552994A JP H0897163 A JPH0897163 A JP H0897163A
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semiconductor
integrated circuit
circuit device
single crystal
manufacturing
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Hirohito Kawagoe
紘人 川越
Tatsumi Shirasu
辰美 白須
Shogo Kiyota
省吾 清田
Norio Suzuki
範夫 鈴木
Eiichi Yamada
栄一 山田
Yushi Sugino
雄史 杉野
Manabu Kitano
学 北野
Yoshihiko Sakurai
義彦 桜井
Takashi Naganuma
孝 長沼
Hisashi Arakawa
久 荒川
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Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【目的】 半導体集積回路装置の性能および信頼性を向
上させるとともに、半導体集積回路装置のコストを低減
させる。 【構成】 所定導電形の不純物を含有する半導体基板本
体２Ｓの主面上に、前記不純物と同一導電形で、かつ、
前記不純物の設計上の濃度と同一濃度の不純物を含有す
るエピタキシャル層２Ｅを形成した後、そのエピタキシ
ャル層２Ｅ上にＭＯＳ・ＦＥＴ４Ｎ，４Ｐのゲート絶縁
膜４Ｎｃ，４Ｐｃを形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体ウエハの製造方
法、半導体ウエハ、半導体集積回路装置の製造方法およ
び半導体集積回路装置技術に関し、特に、半導体基板本
体の表面にエピタキシャル層を形成する、いわゆるエピ
タキシャルウエハの製造方法、エピタキシャルウエハ、
それを用いた半導体集積回路装置の製造方法および半導
体集積回路装置に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】エピタキシャルウエハは、鏡面仕上げを
施した半導体ウエハ（鏡面ウエハ）の主面上にエピタキ
シャル成長法によりエピタキシャル層を設けてなる構造
の半導体ウエハである。
【０００３】エピタキシャルウエハは、ソフトエラー抑
制やラッチアップ耐性に優れている上、エピタキシャル
層上に形成されるゲート絶縁膜の耐圧特性が良好でゲー
ト絶縁膜の欠陥密度を大幅に低減できる等のような特徴
を有しており、半導体集積回路装置の製造技術への適用
が進められている。
【０００４】このようなエピタキシャルウエハについて
は、例えば次の２つの技術がある。
【０００５】第１の技術は、例えば応用物理学会、１９
９１年８月１０日発行、「応用物理第６０巻 第８号」
Ｐ７６２〜Ｐ７６３に記載された技術であり、ｐ+ （ｎ
+）形の半導体基板上に、その半導体基板のｐ（ｎ）形
不純物濃度よりも低濃度のｐ（ｎ）形不純物を含有する
ｐ（ｎ）形のエピタキシャル層を設けてなるエピタキシ
ャルウエハについて説明されている。
【０００６】この場合、ウエルと称する半導体領域をエ
ピタキシャル層内に形成し、そのウエル上にＭＯＳ・Ｆ
ＥＴを形成する構造について記載されている。この場合
のウエルはエピタキシャル層表面からの不純物拡散によ
って形成されているため、ウエルにおける不純物濃度は
表面が高く内部が低い分布となっている。
【０００７】第２の従来技術は、例えば特開平１−２６
０８３２号公報に記載された技術であり、ｐ形の半導体
基板上に、ｐ形のエピタキシャル層を設けてなるエピタ
キシャルウエハについて説明されている。この場合、素
子形成用の拡散層がエピタキシャル層の表面から半導体
基板の上部に及んで形成されている。
【０００８】そして、この拡散層を形成する際に、半導
体基板本体に拡散層形成用の不純物を導入した後、その
半導体基板本体上にエピタキシャル層を成長させ、その
際同時に半導体基板本体上部の不純物を拡散させて拡散
層を形成する方法について説明されている。
【０００９】この場合の不純物濃度の分布はエピタキシ
ャル層と半導体基板本体との境界部においてピークを形
成するような山なりの曲線となっており、エピタキシャ
ル層の表面側で低く、エピタキシャル層と半導体基板本
体との境界部において高く、さらに、半導体基板本体の
内部において低い分布となっている。
【００１０】
【発明が解決しようとする課題】ところが、上記第１の
技術においては、これを用いて製造された半導体集積回
路装置の性能および信頼性については優れているもの
の、エピタキシャル層が厚く、高濃度の不純物を含有す
る高価な半導体基板を用いているため、コスト面におい
て問題がある。
【００１１】また、上記第２の技術においては、拡散層
を形成する際に半導体基板の上部の不純物を拡散するこ
とによって形成する、いわゆる上方拡散によって形成す
るため、不純物濃度の設定が難しく拡散層の形成精度が
低下する問題がある。また、いわゆる鏡面ウエハを用い
たＬＳＩの製造プロセスの変更を余儀なくさせる問題も
ある。
【００１２】本発明の目的は、半導体基板上に半導体単
結晶層を設けてなる半導体ウエハのコストを低減するこ
とのできる技術を提供することにある。
【００１３】本発明の他の目的は、半導体集積回路装置
の性能および信頼性を向上させるとともに、半導体集積
回路装置のコストを低減させることのできる技術を提供
することにある。
【００１４】本発明の目的は、半導体基板上に半導体単
結晶層を設けてなる半導体ウエハに半導体領域を形成す
る際の形成制御を容易にすることのできる技術を提供す
ることにある。
【００１５】本発明の目的は、いわゆる鏡面ウエハを用
いた半導体集積回路装置の製造プロセスをそのまま使用
することのできる技術を提供することにある。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１８】すなわち、本発明の半導体ウエハの製造方
法は、所定導電形の不純物を含有する半導体基板本体の
表面に、前記不純物と同一導電形で、かつ、前記不純物
の設計上の濃度と同一濃度の不純物を含有する半導体単
結晶層を形成する工程を有するものである。
【００１９】また、本発明の半導体集積回路装置の製造
方法は、所定導電形の不純物を含有する半導体基板本体
の表面に、前記不純物と同一導電形で、かつ、前記不純
物の設計上の濃度と同一濃度の不純物を含有する半導体
単結晶層を形成する工程と、前記半導体単結晶層上に酸
化膜を形成する工程とを有するものである。
【００２０】また、本発明の半導体集積回路装置の製造
方法は、所定導電形の不純物を含有する半導体基板本体
の表面に、前記不純物と同一導電形で、かつ、前記半導
体基板本体の不純物濃度以下の濃度の不純物を含有する
半導体単結晶層を形成する工程と、前記半導体単結晶層
の深さ方向に向かって不純物濃度が次第に低下するよう
な第１半導体領域を前記半導体単結晶層の表面から前記
半導体基板本体の上部にかけて形成する工程と、前記第
１半導体領域上に酸化膜を形成する工程とを有するもの
である。
【００２１】また、本発明の半導体集積回路装置の製造
方法は、前記第１半導体領域を形成する工程に際して、
前記半導体単結晶層に不純物をイオン打ち込みした後、
その打ち込まれた不純物を熱拡散する工程を有するもの
である。
【００２２】また、本発明の半導体集積回路装置の製造
方法は、前記第１半導体領域が相補形ＭＯＳ・ＦＥＴ回
路形成用のウエルとするものである。
【００２３】
【作用】上記した本発明の半導体ウエハの製造方法によ
れば、高価な高濃度の半導体基板本体を用いないととも
に、半導体単結晶を薄くできるので、高い素子特性およ
び信頼性を実現可能な半導体ウエハのコストを低減する
ことが可能となる。
【００２４】また、上記した本発明の半導体集積回路装
置の製造方法によれば、半導体単結晶層上にＭＯＳ・Ｆ
ＥＴのゲート絶縁膜を形成することにより、膜質の良好
なゲート絶縁膜を形成することができるので、ゲート絶
縁膜の耐圧を向上でき、ゲート絶縁膜の欠陥密度を低減
することが可能となる。しかも、高価な高濃度の半導体
基板本体を用いないで済むとともに、半導体単結晶層を
薄くできるので、高い素子特性および信頼性を持つ半導
体集積回路装置のコストを低減することが可能となる。
【００２５】また、上記した本発明の半導体集積回路装
置の製造方法によれば、半導体基板にウエル等の半導体
領域を形成する際に、不純物濃度や深さ等を設定する際
の自由度が大きいので、その形成制御を容易とすること
が可能となる。このため、不良発生を低減でき、歩留り
を向上させることが可能となる。また、半導体集積回路
装置のコストを低減することが可能となる。
【００２６】また、上記した本発明の半導体集積回路装
置の製造方法によれば、半導体単結晶層の下層の半導体
基板本体の不純物濃度を半導体単結晶層の不純物濃度よ
りも高くしたことにより、半導体基板本体の抵抗が相対
的に低くなるので、ラッチアップ耐性を向上させること
が可能となる。
【００２７】また、上記した本発明の半導体集積回路装
置の製造方法によれば、第１半導体領域をイオン打ち込
み方法および熱拡散法によって形成することにより、半
導体基板本体上に半導体単結晶層を設けた半導体ウエハ
を用いて半導体集積回路装置を製造する際に、設計変更
や製造プロセスの変更等を伴わず、いわゆる鏡面ウエハ
を用いた半導体集積回路装置と同一の方法をそのまま使
用して半導体集積回路装置を製造することが可能とな
る。
【００２８】また、上記した本発明の半導体集積回路装
置の製造方法によれば、例えば酸素析出物等の欠陥が少
ない半導体単結晶層上にダイナミック形ランダムアクセ
スメモリのメモリセルを設けたことにより、メモリセル
のトランスファＭＯＳ・ＦＥＴにおけるソース領域およ
びドレイン領域における接合リーク電流を低減すること
ができる。また、メモリセルのキャパシタの電荷のリー
クを抑制でき、電荷蓄積時間を長くすることができるの
で、リフレッシュ特性を向上させることができる。した
がって、ダイナミック形ランダムアクセスメモリの性
能、信頼性および歩留りを向上させることが可能とな
る。
【００２９】また、上記した本発明の半導体集積回路装
置の製造方法によれば、例えば酸素析出物等の欠陥が少
ない半導体単結晶層上にスタティック形ランダムアクセ
スメモリのメモリセルを設けたことにより、メモリセル
を構成するＭＯＳ・ＦＥＴにおけるソース領域およびド
レイン領域における接合リーク電流を低減することがで
きるので、データリテンションレベルを向上させること
ができ、データリテンション不良率を低減することが可
能となる。したがって、スタティック形ランダムアクセ
スメモリの性能、信頼性および歩留りを向上させること
が可能となる。
【００３０】また、上記した本発明の半導体集積回路装
置の製造方法によれば、例えば酸素析出物等の欠陥が少
ない半導体単結晶層上にデータを電気的に消去および書
き込むことが可能なリードオンリメモリのメモリセルを
設けたことにより、データ書き込み耐性を向上させるこ
とができ、データ消去のバラツキを低減することが可能
となる。したがって、データを電気的に消去および書き
込むことが可能なリードオンリメモリの性能、信頼性お
よび歩留りを向上させることが可能となる。
【００３１】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
【００３２】（実施例１）図１は本発明の一実施例であ
る半導体集積回路装置の要部断面図、図２は図１の半導
体集積回路装置の製造工程中において用いられる半導体
ウエハの平面図、図３〜図８は図１の半導体集積回路装
置の製造工程中における要部断面図である。
【００３３】図１に示すように、本実施例１の半導体集
積回路装置１を構成する半導体基板２は、半導体基板本
体２Ｓと、エピタキシャル層（半導体単結晶層）２Ｅ
と、ゲッタリング層（捕縛領域）２Ｇとから構成されて
いる。
【００３４】半導体基板本体２Ｓは、例えば厚さ１μｍ
程度のｐ- 形のシリコン（Ｓｉ）単結晶等からなる。半
導体基板本体２Ｓには、例えばｐ形不純物のホウ素が導
入されており、その不純物濃度は、例えば1.３×１０15
ａｔｍｓ／ｃｍ3 程度である。
【００３５】半導体基板本体２Ｓの主面上には、例えば
ｐ- 形のＳｉ単結晶等からなるエピタキシャル層２Ｅが
形成されている。エピタキシャル層２Ｅには、例えばｐ
形不純物のホウ素が導入されており、その不純物濃度
は、半導体基板本体２Ｓの設計上の不純物濃度と等し
く、例えば1.３×１０15ａｔｍｓ／ｃｍ3 である。
【００３６】ここで、設計上の不純物濃度とは、許容値
を含むことを意味している。すなわち、設計上の不純物
濃度と等しいとは、半導体基板本体２Ｓの設計上の不純
物濃度が〔不純物濃度値：Ａ〕±〔許容値：α〕で表さ
れ、半導体基板本体２Ｓの実際の不純物濃度がＡの場
合、エピタキシャル層２Ｅの実際の不純物濃度がＡでな
くてもＡ±αの範囲内であれば半導体基板本体２Ｓとエ
ピタキシャル層２Ｅとの不純物濃度は等しいとすること
を意味している。
【００３７】このように、本実施例１においては、ｐ-
形の半導体基板本体２Ｓ上に、ｐ-形のエピタキシャル
層２Ｅが形成されており、高価なｐ+ 形の半導体基板本
体を用いていないので、半導体基板２のコストを半分近
くまで下げることができる。
【００３８】例えばｐ+ 形の半導体基板本体上にｐ- 形
のエピタキシャル層を設ける従来の半導体基板の場合
は、そのコストが、エピタキシャル層を設けない通常の
半導体基板の2.５倍〜３倍になるのに対して、本実施例
１の場合は半導体基板のコストをその通常の半導体基板
の1.５倍程度に抑えることができる。したがって、半導
体集積回路装置のコストを下げることが可能となる。
【００３９】エピタキシャル層２Ｅの厚さは、例えば１
μｍ程度であり、比較的薄く形成されている。このた
め、以下の効果が得られる。
【００４０】第１に、エピタキシャル層２Ｅの厚さ、抵
抗率等の設定制御が容易である。第２に、第１の理由に
よりエピタキシャル層を形成するための成膜装置に高い
成膜精度等が要求されないので高価な成膜装置を用いな
いでも済む。第３にエピタキシャル層の形成が容易にな
りスループットを向上させることができる。第４に、第
１、第２および第３の理由により半導体基板２のコスト
を下げることが可能である。
【００４１】エピタキシャル層２Ｅの厚さの下限は、後
述するＭＯＳ・ＦＥＴにおけるゲート絶縁膜の厚さの半
分以上の厚さである。これは、ＭＯＳ・ＦＥＴのゲート
絶縁膜を形成する際、ゲート絶縁膜の厚さの半分が半導
体基板２側に入り込むことを考慮して設定されている。
【００４２】すなわち、エピタキシャル層２Ｅの厚さを
ゲート絶縁膜の厚さの半分より薄くした場合、エピタキ
シャル層２Ｅ上にゲート絶縁膜を形成する際に、エピタ
キシャル層２Ｅの全体がゲート絶縁膜に食われてしまう
結果、ゲート絶縁膜が半導体基板本体２Ｓの上面に形成
される構造となり、エピタキシャル層２Ｅ上にゲート絶
縁膜を形成する場合の効果、すなわち、良好なゲート絶
縁膜を形成でき、ゲート絶縁膜の耐圧向上等の効果が得
られなくなるからである。
【００４３】また、エピタキシャル層２Ｅの厚さの上限
は、製品や製造条件等により異なるので一概には言えな
いが、以下のことを考慮すると、例えば５μｍ以下が好
ましい。
【００４４】すなわち、第１に、エピタキシャル層２Ｅ
の上面の平坦性を確保できる。エピタキシャル層２Ｅを
厚くすれば、その分、半導体基板本体２Ｓの主面上の高
低差も大きくなるが、この程度の厚さならば大きな高低
差も生じないからである。
【００４５】第２に、半導体基板２の製造母体である半
導体ウエハ（後述のエピタキシャルウエハ）のコストを
低価格に抑えることができる。エピタキシャル層２Ｅを
厚くすれば、上記したように成膜制御性が困難となる結
果、半導体ウエハ（後述のエピタキシャルウエハ）のコ
ストも高くなるが、この程度の厚さならば大幅なコスト
の増加にはならないからである。
【００４６】第３に、半導体基板本体２Ｓの主面上に突
起があったとしてもその突起を無視できる程度のものと
することができる。この程度の厚さならば突起による大
きな高低差も生じないからである。
【００４７】第４に、半導体ウエハ（後述の鏡面ウエ
ハ）上にエピタキシャル層を形成する際に半導体ウエハ
（後述の鏡面ウエハ）の主面外周近傍に突起（クラウ
ン）が形成されるのを抑制することができる。半導体ウ
エハ（後述の鏡面ウエハ）上に厚いエピタキシャル層を
形成する場合、その半導体ウエハ（後述の鏡面ウエハ）
の主面外周近傍にクラウンと称する突起が形成される
が、この程度の厚さならばその突起も形成されない（あ
るいは無視できる程度の大きさで済む）からである。
【００４８】エピタキシャル層２Ｅの主面上には、例え
ば二酸化ケイ素（ＳｉＯ2)からなるフィールド絶縁膜３
が形成されている。なお、図示はしないが、フィールド
絶縁膜３の下層にはチャネルストッパ領域が形成されて
いる。
【００４９】フィールド絶縁膜３に囲まれた素子形成領
域には、例えばｎチャネルＭＯＳ・ＦＥＴ（以下、単に
ｎＭＯＳという）４ＮおよびｐチャネルＭＯＳ・ＦＥＴ
（以下、単にｐＭＯＳという）４Ｐが形成されており、
これらｎＭＯＳ４ＮおよびｐＭＯＳ４ＰによってＣＭＯ
Ｓ（Complementary Metal Oxide Semiconductor)回路が
形成されている。
【００５０】ただし、本実施例１においては、ｎＭＯＳ
４ＮおよびｐＭＯＳ４Ｐを共に通常のＭＯＳ・ＦＥＴ構
造としているが、これに限定されるものではなく、例え
ばＬＤＤ（Lightly Doped Drain)構造のＭＯＳ・ＦＥＴ
としても良い。
【００５１】ｎＭＯＳ４Ｎは、以下の構成要素を有して
いる。すなわち、エピタキシャル層２Ｅの上部に互いに
離間した状態で形成された一対の半導体領域４Ｎａ，４
Ｎｂと、エピタキシャル層２Ｅ上に形成されたゲート絶
縁膜４Ｎｃと、ゲート絶縁膜４Ｎｃ上に形成されたゲー
ト電極４Ｎｄとである。
【００５２】半導体領域４Ｎａ，４Ｎｂは、ｎＭＯＳ４
Ｎのソース・ドレイン領域を構成する領域である。半導
体領域４Ｎａ，４Ｎｂには、例えばｎ形不純物のリンま
たはヒ素が導入されており、その不純物濃度は、例えば
１×１０15ａｔｍｓ／ｃｍ2程度である。半導体領域４
Ｎａ，４Ｎｂの深さは、例えば0.５μｍ程度であり、エ
ピタキシャル層２Ｅの厚さの範囲内に形成されている。
【００５３】ゲート絶縁膜４Ｎｃは、例えば厚さ１８０
Å程度のＳｉＯ2 等からなり、エピタキシャル層２Ｅ上
に形成されている。これにより、以下の効果を得ること
が可能となっている。
【００５４】第１に、上述のように、良好な膜質のゲー
ト絶縁膜４Ｎｃを形成することができ、ゲート絶縁膜４
Ｎｃの耐圧を向上させることが可能となる。第２に、ゲ
ート絶縁膜４Ｎｃの欠陥密度（所定範囲内において欠陥
が発生する数）を１桁以上も改善（低減）することが可
能となる。
【００５５】ゲート電極４Ｎｄは、例えば低抵抗ポリシ
リコンの単層膜からなる。ただし、ゲート電極４Ｎｄ
は、低抵抗ポリシリコンの単層膜に限定されるものでは
なく種々変更可能であり、例えば低抵抗ポリシリコン膜
上にタングステンシリサイド（ＷＳｉ2)等のようなシリ
サイド膜を積層した構造としても良い。
【００５６】なお、エピタキシャル層２Ｅの上部に形成
された半導体領域５Ｓａは、ｎＭＯＳ４Ｎ側の基板電位
を設定するための領域である。半導体領域５Ｓａには、
例えばｐ形不純物のホウ素が導入されており、その不純
物濃度は、例えば１×１０15ａｔｍｓ／ｃｍ2 程度であ
る。
【００５７】一方、ｐＭＯＳ４Ｐは、半導体基板２の上
部に形成されたｎウエル６内に形成されている。ｎウエ
ル６には、例えばｎ形不純物のリンまたはヒ素が導入さ
れており、その不純物濃度は、例えば１×１０13ａｔｍ
ｓ／ｃｍ2 程度である。ｎウエル６の深さは、例えば1.
５〜４μｍ程度であり、エピタキシャル層２Ｅよりも深
い位置にまで及んでいる。
【００５８】ｐＭＯＳ４Ｐは、以下の構成要素を有して
いる。すなわち、エピタキシャル層２Ｅの上部に互いに
離間した状態で形成された一対の半導体領域４Ｐａ，４
Ｐｂと、エピタキシャル層２Ｅ上に形成されたゲート絶
縁膜４Ｐｃと、ゲート絶縁膜４Ｐｃ上に形成されたゲー
ト電極４Ｐｄとである。
【００５９】半導体領域４Ｐａ，４Ｐｂは、ｐＭＯＳ４
Ｐのソース・ドレイン領域を構成する領域である。半導
体領域４Ｐａ，４Ｐｂには、例えばｐ形不純物のホウ素
が導入されており、その不純物濃度は、例えば１×１０
18ａｔｍｓ／ｃｍ2 程度である。半導体領域４Ｐａ，４
Ｐｂの深さは、例えば0.５μｍ程度であり、エピタキシ
ャル層２Ｅの厚さの範囲内に形成されている。
【００６０】ゲート絶縁膜４Ｐｃは、例えば厚さ１８０
Å程度のＳｉＯ2 等からなり、エピタキシャル層２Ｅ上
に形成されている。これにより、ｎＭＯＳ４Ｎで説明し
たのと同じ効果を得ることが可能となっている。
【００６１】すなわち、第１に、良好な膜質のゲート絶
縁膜４Ｐｃを形成することができ、ゲート絶縁膜４Ｐｃ
の耐圧を向上させることが可能となる。第２に、ゲート
絶縁膜４Ｐｃの欠陥密度を１桁以上も改善することが可
能となる。
【００６２】ゲート電極４Ｐｄは、例えば低抵抗ポリシ
リコンの単層膜からなる。ただし、ゲート電極４Ｐｄ
は、低抵抗ポリシリコンの単層膜に限定されるものでは
なく種々変更可能であり、例えば低抵抗ポリシリコン膜
上にＷＳｉ2 等のようなシリサイド膜を積層した構造と
しても良い。
【００６３】なお、エピタキシャル層２Ｅの上部に形成
された半導体領域５Ｓｂは、ｐＭＯＳ４Ｐ側の基板電位
を設定するための領域である。半導体領域５Ｓｂには、
例えばｎ形不純物のリンまたはヒ素が導入されており、
その不純物濃度は、例えば１×１０18ａｔｍｓ／ｃｍ2
程度である。
【００６４】半導体基板２上には、例えばＳｉＯ2 から
なる絶縁膜７が堆積されている。絶縁膜７の所定の位置
には、上記したｎＭＯＳ４Ｎの半導体領域４Ｎａ，４Ｎ
ｂ、ｐＭＯＳ４Ｐの半導体領域４Ｐａ，４ｐｂおよび基
板電位用の半導体領域５Ｓａ，５Ｓｂが露出するような
接続孔８が穿孔されている。
【００６５】上記したｎＭＯＳ４Ｎの半導体領域４Ｎ
ａ，４Ｎｂは、接続孔８を通じてそれぞれ電極９Ｎａ，
９Ｎｂと電気的に接続されている。また、ｐＭＯＳ４Ｐ
の半導体領域４Ｐａ，４Ｐｂは、接続孔８を通じてそれ
ぞれ電極９Ｐａ，９Ｐｂと電気的に接続されている。そ
して、ｎＭＯＳ４Ｎの半導体領域４Ｎｂは、電極９Ｎ
ｂ，９Ｐｂ間を接続する第１層配線１０を通じてｐＭＯ
Ｓ４Ｐの半導体領域４Ｐｂと電気的に接続されている。
【００６６】また、基板電位用の半導体領域５Ｓａ，５
Ｓｂは、接続孔８を通じてそれぞれ電極９Ｓａ，９Ｓｂ
と電気的に接続されている。
【００６７】このような電極９Ｎａ，９Ｎｂ，９Ｐａ，
９Ｐｂ，９Ｓａ，９Ｓｂおよび第１層配線１０は、例え
ばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からな
る。
【００６８】絶縁膜７上には、例えばＳｉＯ2 膜と窒化
ケイ素（Ｓｉ3 Ｎ4)とを下層から順に積層してなる表面
保護膜１１が堆積されており、これによって電極９Ｎ
ａ，９Ｎｂ，９Ｐａ，９Ｐｂ，９Ｓａ，９Ｓｂおよび第
１層配線１０が被覆されている。
【００６９】一方、半導体基板２の裏面には、ゲッタリ
ング層２Ｇが形成されている。ゲッタリング層２Ｇは、
例えば鉄（Ｆｅ）、ニッケル（Ｎｉ）、Ｃｕおよびクロ
ム（Ｃｒ）等のような重金属元素を捕縛するための機能
層であり、例えばポリシリコンからなる半導体膜が半導
体基板２の裏面に被着されて構成されている。
【００７０】次に、本実施例１の半導体集積回路装置の
製造方法を図１〜図８によって説明する。
【００７１】まず、結晶面方位が〈１００〉方位の円柱
状のｐ- 形Ｓｉ単結晶（図示せず）をチョクラルスキー
法等によって製造する。この際の不純物は、例えばｐ形
不純物のホウ素であり、その不純物濃度は、例えば1.３
×１０15ａｔｏｍｓ／ｃｍ3程度である。
【００７２】続いて、その円柱状のｐ- 形Ｓｉ単結晶を
薄板状に切り出し、その薄板に対して必要に応じ、面取
り処理や化学的エッチング法等による表面の清浄化処理
および加工歪の除去処理を行った後、その薄板の主面を
化学機械研磨法等によって鏡面研磨することにより、図
２および図３に示すような鏡面ウエハ２Ｗを製造する。
なお、鏡面ウエハ２Ｗは、上記した半導体基板本体２Ｓ
の母体である。
【００７３】次いで、図４に示すように、鏡面ウエハ２
Ｗの裏面に、例えばポリシリコンをＣＶＤ（Chemical V
apor Deposition)法等によって堆積することによりゲッ
タリング層２Ｇを形成する。ゲッタリング層２Ｇは、重
金属元素を捕縛するための機能層である。
【００７４】続いて、鏡面ウエハ２Ｗの主面（鏡面側）
上に、例えばモノシラン（ＳｉＨ4)ガスと水素（Ｈ2)ガ
スとを用い、例えば９８０℃程度のＣＶＤ法（エピタキ
シャル成長法）等によって、例えば厚さ１μｍ程度の比
較的薄いｐ- 形Ｓｉ単結晶からなるエピタキシャル層２
Ｅを形成することにより、エピタキシャルウエハ（半導
体ウエハ）２ＷＥを製造する。
【００７５】この際、エピタキシャル層２Ｅにおける不
純物濃度は、鏡面ウエハ２Ｗにおける設計上の不純物濃
度と等しくなるように設定されている。エピタキシャル
層２Ｅには、例えばｐ形不純物のホウ素が導入されてお
り、その不純物濃度は、例えば1.３×１０15ａｔｏｍｓ
／ｃｍ3 程度である。
【００７６】その後、図示しないイオン注入用マスクを
エピタキシャルウエハ２ＷＥ上に形成した後、それをマ
スクとして、図５に示すように、エピタキシャルウエハ
２ＷＥの所定の位置に、例えばｎ形不純物のリンまたは
ヒ素をイオン注入法等によって導入した後、熱処理を施
すことにより、ｎウエル６を形成する。
【００７７】このｎウエル６における不純物濃度は、例
えば１×１０13ａｔｍｓ／ｃｍ2 程度であり、ｎウエル
６の深さは、例えば1.５〜４μｍ程度というように、エ
ピタキシャル層２Ｅよりも深い位置にまで及んでいる。
【００７８】次いで、図６に示すように、エピタキシャ
ル層２Ｅの主面上にＬＯＣＯＳ法等によって、例えばＳ
ｉＯ2 等からなるフィールド絶縁膜３を形成した後、フ
ィールド絶縁膜３に囲まれた素子形成領域に熱酸化法等
によって、例えば厚さ１８０Å程度のＳｉＯ2 等からな
るゲート絶縁膜４Ｎｃ，４Ｐｃを同時に形成する。
【００７９】本実施例１においては、ゲート絶縁膜４Ｎ
ｃ，４Ｐｃをエピタキシャル層２Ｅ上に形成することに
より、良好な膜質のゲート絶縁膜４Ｎｃ，４Ｐｃを形成
することができ、ゲート絶縁膜４Ｎｃ，４Ｐｃの耐圧を
向上させることが可能となっている。また、ゲート絶縁
膜４Ｎｃ，４Ｐｃの欠陥密度を１桁以上も改善すること
が可能となっている。
【００８０】続いて、図７に示すように、ゲート絶縁膜
４Ｎｃ，４Ｐｃ上に、例えば低抵抗ポリシリコンからな
るゲート電極４Ｎｄ，４Ｐｄを同時に形成した後、その
ゲート電極４Ｎｄ，４Ｐｄをマスクとして、一対の半導
体領域４Ｎａ，４Ｎｂおよび一対の半導体領域４Ｐａ，
４Ｐｂをそれぞれ別々のイオン注入工程によって形成す
ることにより、エピタキシャルウエハ２ＷＥ上にｎＭＯ
Ｓ４ＮおよびｐＭＯＳ４Ｐを形成する。
【００８１】その後、エピタキシャル層２Ｅの所定の位
置に半導体領域５Ｓａ，５Ｓｂをそれぞれ別々に形成し
た後、図８に示すように、エピタキシャルウエハ２ＷＥ
上に、例えばＳｉＯ2 からなる絶縁膜７をＣＶＤ法等に
よって堆積する。
【００８２】次いで、絶縁膜７に、ｎＭＯＳ４Ｎの半導
体領域４Ｎａ，４Ｎｂ、ｐＭＯＳ４Ｐの半導体領域４Ｐ
ａ，４ｐｂおよび基板電位用の半導体領域５Ｓａ，５Ｓ
ｂが露出するような接続孔８を穿孔した後、エピタキシ
ャルウエハ２ＷＥ上に、例えばＡｌ−Ｓｉ−Ｃｕ合金か
らなる導体膜９をスパッタリング法または蒸着法等によ
って堆積する。
【００８３】続いて、導体膜９をドライエッチング法等
によってパターニングすることにより、図１に示した電
極９Ｎａ，９Ｎｂ，９Ｐａ，９Ｐｂ，９Ｓａ，９Ｓｂお
よび第１層配線１０を同時に形成する。
【００８４】その後、エピタキシャルウエハ２ＷＥ上
に、例えばＳｉＯ2 からなる絶縁膜およびＳｉ3 Ｎ4 か
らなる絶縁膜をＣＶＤ法等によって順に堆積することに
より表面保護膜１１を形成した後、個々の半導体チップ
に分割することにより、図１に示した半導体集積回路装
置１を製造する。
【００８５】このように、本実施例１によれば、以下の
効果を得ることが可能となる。
【００８６】(1).ｎＭＯＳ４Ｎのゲート絶縁膜４Ｎｃお
よびｐＭＯＳ４Ｐのゲート絶縁膜４Ｐｃをエピタキシャ
ル層２Ｅ上に形成したことにより、膜質の良好なゲート
絶縁膜４Ｎｃ，４Ｐｃを形成することができ、ゲート絶
縁膜４Ｎｃ，４Ｐｃの耐圧を向上させることが可能とな
る。
【００８７】(2).上記(1) により、ゲート絶縁膜４Ｎ
ｃ，４Ｐｃの欠陥密度を大幅に低減することが可能とな
る。
【００８８】(3).ｐ- 形の半導体基板本体２Ｓ上にｐ-
形のエピタキシャル層２Ｅを設けることにより、高価な
ｐ+ 形の半導体基板本体を用いていないので、半導体基
板２（エピタキシャルウエハ２ＷＥ）のコストを半分近
くまで下げることが可能となる。
【００８９】(4).エピタキシャル層２Ｅの厚さを比較的
薄く形成したことにより、エピタキシャル層２Ｅの厚さ
設定制御を容易にすることができ、エピタキシャル層を
形成するための成膜装置に高い成膜精度等を要せず高価
な成膜装置を用いないでも済むので、半導体基板２（エ
ピタキシャルウエハ２ＷＥ）のコストを下げることが可
能である。
【００９０】(5).上記(3),(4) により、半導体集積回路
装置のコストを下げることが可能となる。
【００９１】(6).エピタキシャル層２Ｅの厚さを比較的
薄く形成したことにより、エピタキシャル層２Ｅの上面
の平坦性を確保することが可能となる。
【００９２】(7).上記(1),(2),(6) により、半導体集積
回路装置の性能、信頼性および歩留りを向上させること
が可能となる。
【００９３】（実施例２）図９は本発明の他の実施例で
ある半導体集積回路装置の要部断面図、図１０および図
１１は図９の半導体集積回路装置の製造工程中における
要部断面図である。
【００９４】本実施例２においては、半導体基板本体２
Ｓの主面上に無欠陥層２Ａが形成されており、その上面
にエピタキシャル層２Ｅが形成されている。
【００９５】無欠陥層２Ａは、構造欠陥（積層欠陥や転
位ループ等）、微小酸素析出物等が皆無に近い状態にあ
り、前者はほぼ皆無、後者は光散乱法で観察した時例え
ば0.１ｃｍ-2程度である。例えばｐ- 形Ｓｉ単結晶から
なり、その含有不純物およびその濃度は、半導体基板本
体２Ｓと同等になっている。
【００９６】次に、本実施例２の半導体集積回路装置１
の製造方法を図９〜図１１によって説明する。
【００９７】まず、図１０に示すように、前記実施例１
と同様にして、鏡面ウエハ２Ｗを製造した後、その鏡面
ウエハ２Ｗを、例えばＨ2 ガス雰囲気中において高温
（例えば１１００℃〜１２００℃程度で１０〜６０ｍｍ
ｓ）加熱することにより、鏡面ウエハ２Ｗの主面上に無
欠陥層２Ａを形成する。
【００９８】続いて、図１１に示すように、鏡面ウエハ
２Ｗの裏面に、例えばポリシリコンをＣＶＤ法等によっ
て堆積することによりゲッタリング層２Ｇを形成する。
ゲッタリング層２Ｇは、重金属元素を捕縛するための機
能層である。
【００９９】その後、無欠陥層２Ａ上に、例えばＳｉＨ
4 ガスとＨ2 ガスとを用いたＣＶＤ法（エピタキシャル
成長法）等によって、例えば厚さ１μｍ程度の比較的薄
いｐ- 形Ｓｉ単結晶からなるエピタキシャル層２Ｅを形
成することにより、エピタキシャルウエハ２ＷＥを製造
する。この際、エピタキシャル層２Ｅにおける不純物お
よび不純物濃度は、前記実施例１と同様である。また、
これ以降の工程も、前記実施例１と同様なので説明を省
略する。
【０１００】このように、本実施例２によれば、前記実
施例１で得られた効果の他に、以下の効果を得ることが
可能となる。
【０１０１】すなわち、エピタキシャル層２Ｅの形成に
先立って鏡面ウエハ２Ｗの主面上に無欠陥層２Ａを形成
することにより、エピタキシャル層２Ｅの結晶成長を良
好にすることができるので、欠陥や転位の非常に少ない
良好なエピタキシャル層２Ｅを形成することが可能とな
る。したがって、半導体集積回路装置の歩留り、性能お
よび信頼性をさらに向上させることが可能となる。
【０１０２】（実施例３）図１２は本発明の他の実施例
である半導体集積回路装置の要部断面図、図１３〜図１
５は図１２の半導体集積回路装置の製造工程中における
要部断面図である。
【０１０３】本実施例３においては、半導体基板本体２
Ｓの主面から所定の深さ（例えば１μｍ程度の位置）に
ｐ+ 形の半導体領域（高濃度の半導体領域）２Ｂが半導
体基板本体２Ｓの全面に形成されている。ｐ+ 形の半導
体領域２Ｂには、例えばｐ形不純物のホウ素が導入され
ており、その不純物濃度は、エピタキシャル層２Ｅや半
導体基板本体２Ｓの不純物濃度よりも高く、例えば１×
１０18ａｔｏｍｓ／ｃｍ3 程度である。
【０１０４】ｐ+ 形の半導体領域２Ｂは、ＣＭＯＳ回路
のラッチアップを抑制するための機能層である。すなわ
ち、本実施例３においては、ｐ+ 形の半導体領域２Ｂを
設けることにより、基板表層側の抵抗を大幅に下げるこ
とができるので、ＣＭＯＳ回路のラッチアップ耐性を向
上させることが可能となっている。
【０１０５】また、エピタキシャル層２Ｅは、前記実施
例１，２の場合よりも厚く、例えば５μｍ程度である。
エピタキシャル層２Ｅの厚さの下限は、ｐＭＯＳ形成領
域におけるｎウエル６よりも深くなるように設定されて
いる。
【０１０６】これは、エピタキシャル層２Ｅの厚さをｎ
ウエル６の深さよりも浅くなるようにした場合、ｎウエ
ル６中にｐ+ 形の半導体領域２Ｂが形成されるようにな
り、ｎウエル６における不純物濃度の設定が難しくなる
からである。また、エピタキシャル層２Ｅの厚さの上限
は、例えば５μｍ以下が望ましい。これについては、前
記実施例１と同じ理由である。ただし、コストアップが
許される範囲でこれ以上の厚みでも問題はない。
【０１０７】次に、このような半導体集積回路装置１の
製造方法を図１３〜図１５によって説明する。
【０１０８】まず、図１３に示すように、前記実施例１
と同様にして、鏡面ウエハ２Ｗを製造した後、鏡面ウエ
ハ２Ｗの主面から所定の深さ（例えば１μｍ程度の位
置）に、例えばｐ形不純物のホウ素をイオン注入法等に
よって高精度に導入する。この際の不純物濃度は、例え
ば１×１０18ａｔｏｍｓ／ｃｍ3 程度である。
【０１０９】続いて、鏡面ウエハ２Ｗに対して熱処理を
施すことにより、ｐ+ 形の半導体領域２Ｂを形成した
後、鏡面ウエハ２Ｗの裏面に、例えばポリシリコンをＣ
ＶＤ法等によって堆積することによりゲッタリング層２
Ｇを形成する。ゲッタリング層２Ｇは、重金属元素を捕
縛するための機能層である。
【０１１０】その後、鏡面ウエハ２Ｗの主面（鏡面側）
上に、例えばＳｉＨ4 ガスとＨ2 ガスを用いたＣＶＤ法
（エピタキシャル成長法）等によって、図１４に示すよ
うに、例えば厚さ５μｍ程度のｐ- 形Ｓｉ単結晶からな
るエピタキシャル層２Ｅを形成することにより、エピタ
キシャルウエハ２ＷＥを製造する。
【０１１１】この際、エピタキシャル層２Ｅにおける不
純物濃度は、鏡面ウエハ２Ｗにおける設計上の不純物濃
度と等しくなるように設定されている。エピタキシャル
層２Ｅには、例えばｐ形不純物のホウ素が導入されてお
り、その不純物濃度は、例えば1.５×１０15ａｔｏｍｓ
／ｃｍ3 程度である。
【０１１２】その後、図示しないイオン注入用マスクを
エピタキシャルウエハ２ＷＥ上に形成した後、それをマ
スクとして、図１５に示すように、エピタキシャルウエ
ハ２ＷＥの所定の位置に、例えばｎ形不純物のリンまた
はヒ素をイオン注入法等によって導入した後、熱処理を
施すことにより、ｎウエル６を形成する。
【０１１３】本実施例３においては、ｎウエル６の深さ
が、例えば３μｍ程度であり、エピタキシャル層２Ｅ内
に形成されている。このｎウエル６における不純物濃度
は、例えば１×１０13ａｔｍｓ／ｃｍ2 程度である。こ
れ以降の工程は、前記実施例１と同様なので説明を省略
する。
【０１１４】このように、本実施例３においては、前記
実施例１で得られた効果の他に、以下の効果を得ること
を可能となる。
【０１１５】すなわち、ｐ- 形の半導体基板本体２Ｓ中
にｐ+ 形の半導体領域２Ｂを設けたことにより、基板表
面側の抵抗を大幅に下げることができるので、ＣＭＯＳ
回路のラッチアップ耐性を向上させることが可能とな
る。したがって、半導体集積回路装置の性能、信頼性お
よび歩留りをさらに向上させることが可能となる。
【０１１６】（実施例４）図１６は本発明の他の実施例
である半導体集積回路装置の要部断面図、図１７は図１
６の半導体集積回路装置における不純物分布図、図１８
および図１９は従来技術で説明した半導体集積回路装置
における不純物分布図、図２０〜図２４は図１６の半導
体集積回路装置の製造工程中における半導体基板の要部
断面図、図２５は本実施例の半導体集積回路装置の効果
を説明するためのグラフ図である。なお、前記実施例１
と同一のものには同符号が付してある。
【０１１７】図１６に示すように、本実施例４の半導体
集積回路装置１を構成する半導体基板本体２Ｓは、例え
ばｐ形のＳｉ単結晶等からなる。半導体基板本体２Ｓに
は、例えばｐ形不純物のホウ素が導入されており、その
不純物濃度は、例えば1.５×１０15ａｔｍｓ／ｃｍ3 程
度である。
【０１１８】半導体基板本体２Ｓの主面上には、例えば
ｐ- 形のＳｉ単結晶等からなるエピタキシャル層２Ｅが
形成されている。エピタキシャル層２Ｅには、例えばｐ
形不純物のホウ素が導入されており、その不純物濃度
は、半導体基板本体２Ｓの設計上の不純物濃度よりも低
く設定されている。
【０１１９】このように本実施例４においては、前記実
施例１と同様に、ｐ形の半導体基板本体２Ｓ上に、ｐ-
形のエピタキシャル層２Ｅが形成されており、高価なｐ
+ 形の半導体基板本体を用いないで済むので、半導体基
板２のコストを半分近くまで下げることができる。
【０１２０】また、半導体基板本体２Ｓの不純物濃度を
エピタキシャル層２Ｅの不純物濃度よりも相対的に高く
したことにより、半導体基板本体２の抵抗をエピタキシ
ャル層２Ｅの抵抗よりも低くすることができるので、ラ
ッチアップ耐性を向上させることが可能な構造となって
いる。
【０１２１】エピタキシャル層２Ｅの厚さは、前記実施
例１と同様に、例えば１μｍ程度である。したがって、
前記実施例１で説明したのと同じ効果を得ることが可能
となっている。エピタキシャル層２Ｅの厚さの下限およ
び上限も、前記実施例１と同様である。
【０１２２】半導体基板２の上部には、ｐウエル（第１
半導体領域）６ｐおよびｎウエル（第１半導体領域）６
ｎが形成されている。ｐウエル６ｐは、例えばｐ形不純
物のホウ素が導入されてなる。ｐウエル６ｐにはｎＭＯ
Ｓ４Ｎが形成されている。また、ｎウエル６ｎは、例え
ばｎ形不純物のリンが導入されてなる。ｎウエル６ｎに
は、ｐＭＯＳ４Ｐが形成されている。
【０１２３】なお、ｎＭＯＳ４ＮおよびｐＭＯＳ４Ｐに
よってＣＭＯＳ回路が構成されており、それらの構造、
構成材料および得られる効果は前記実施例１と同じであ
る。また、ｎＭＯＳ４ＮおよびｐＭＯＳ４Ｐの構造を、
例えば二重ドレイン構造やＬＤＤ構造としても良い。
【０１２４】絶縁膜７上には、例えばＳｉＯ2 からなる
絶縁膜７ａが堆積され、さらにその上面には平坦用の絶
縁膜７ｂが堆積されている。絶縁膜７，７ａ，７ｂに
は、電極９Ｎｂ，９Ｐｂに達する接続孔８ａが形成され
ており、これを通じて第２層配線１０ａと電極９Ｎａ，
９Ｐａとが電気的に接続されている。
【０１２５】第２層配線１０ａは、例えば窒化チタンか
らなるバリア層１０ａ1 と、Ａｌ−Ｓｉ−Ｃｕ合金から
なる導体層１０ａ2 と、窒化チタンからなるバリア層１
０ａ3 とが下層から順に堆積されて形成されている。
【０１２６】絶縁膜７ｂ上には、例えばＳｉＯ2 からな
る絶縁膜７ｃが堆積されており、これによって第２層配
線１０ａが被覆されている。絶縁膜７ｃ上には、表面保
護膜１１が堆積されている。表面保護膜１１は、例えば
ＳｉＯ2 からなる絶縁膜１１ａと、例えばＳｉ3 Ｎ4 か
らなる絶縁膜１１ｂとが下層から順に堆積されて構成さ
れている。
【０１２７】ところで、本実施例４においては、上記し
たｐウエル６ｐおよびｎウエル６ｎが、図１６および１
７に示すように、エピタキシャル層２Ｅの表面から半導
体基板本体２Ｓの上部にまで及んで形成されているとと
もに、ｐウエル６ｐおよびｎウエル６ｎの不純物濃度が
エピタキシャル層２Ｅの主面から深さ方向に向かって次
第に低くなるように設定されている。
【０１２８】図１７のＡは、エピタキシャルウエハ状態
でのエピタキシャル層２Ｅと半導体基板本体２ｓとの不
純物分布を示しており、上記したようにエピタキシャル
層２Ｅの不純物濃度の方が半導体基板本体２Ｓの不純物
濃度よりも低くなっていることが示されている。
【０１２９】ここで、比較のため、前記した２つの従来
技術の場合の不純物濃度分布を図１８および図１９に示
す。なお、図１８は前記した応用物理学会、１９９１年
８月１０日発行、「応用物理 第６０巻 第８号」Ｐ７
６２〜Ｐ７６３に記載の技術の場合であり、図１９は前
記した特開平１−２６０８３２号公報に記載の技術の場
合である。
【０１３０】図１８に示す技術では、半導体基板本体の
不純物濃度がエピタキシャル層の不純物濃度よりも高い
構造となっている。そして、ウエルはその不純物濃度の
設定上の観点からエピタキシャル層中に形成されるよう
になっている。このため、エピタキシャル層の深さをウ
エルよりも深くしなければならない。そして、この場合
のウエルは、不純物をエピタキシャル層の表面から打ち
込むことによって形成するため、その不純物濃度が、基
板表面で高く、内部で低くなっている。
【０１３１】図１９に示す技術では、半導体基板本体の
不純物濃度とエピタキシャル層の不純物濃度とが共に低
濃度に設定されている。このウエルはエピタキシャル層
よりも深い位置に及んで形成されている。この場合のウ
エルは、半導体基板本体の上部にウエル形成用の不純物
を打ち込んだ後、その半導体基板本体上にエピタキシャ
ル層を形成する際の拡散によって形成するため、その不
純物濃度が基板表面で低く、エピタキシャル層と半導体
基板本体との境界領域で高く、さらに半導体基板本体の
内部に向かって低くなっている。
【０１３２】次に、本実施例４の半導体集積回路装置の
製造方法を図２０〜図２４によって説明する。
【０１３３】まず、図２０に示すように、ｐ形のＳｉ単
結晶からなる半導体基板本体２Ｓの母体である鏡面ウエ
ハ２Ｗの鏡面上に、例えば前記実施例１と同様のＳｉＨ
4 ガスとＨ2 ガスとを用いたＣＶＤ法によって、鏡面ウ
エハ２Ｗと同じ導電形で、かつ、鏡面ウエハ２Ｗの不純
物濃度よりも低濃度の不純物を含有するＳｉ単結晶から
なるエピタキシャル層２Ｅを形成する。
【０１３４】ここで、鏡面ウエハ２Ｗの不純物濃度は、
例えば1.５×１０15ａｔｍｓ／ｃｍ3 程度である。ま
た、エピタキシャル層２Ｅの厚さは、例えば１μｍ程度
である。
【０１３５】続いて、鏡面ウエハ２Ｗの所定領域に、例
えば厚さ４０ｎｍ程度のＳｉＯ2 からなる絶縁膜１２ａ
を形成した後、鏡面ウエハ２Ｗの所定領域に、例えば厚
さ５０ｎＭ程度のＳｉ3 Ｎ4 からなる絶縁膜（図示せ
ず）をＣＶＤ法等によって堆積する。
【０１３６】その後、そのＳｉ3 Ｎ4 からなる絶縁膜の
うち、ｎウエル形成領域における膜部分をドライエッチ
ング法等によって除去した後、Ｓｉ3 Ｎ4 からなる絶縁
膜のうちのｐウエル形成領域の膜部分およびレジスト膜
をイオン打ち込みマスクとしてエピタキシャル層２Ｅの
露出部に、例えばｎウエル形成用のｎ形不純物であるリ
ン等をイオン打ち込みする。この際のイオン打ち込みエ
ネルギーは、例えば１２５ＫｅＶ程度であり、そのドー
ズ量は、例えば２×１０13個／ｃｍ2 程度である。
【０１３７】その後、そのＳｉ3 Ｎ4 からなる絶縁膜の
うち、ｐウエル形成領域における膜部分をマスクとして
ｎウエル側のエピタキシャル層２Ｅ上に、例えば厚さ１
２０ｎｍ程度の絶縁膜１２ｂを形成した後、そのｎウエ
ル形成領域上の絶縁膜をイオン打ち込みマスクとしてエ
ピタキシャル層２Ｅの露出部に、例えばｐウエル形成用
のｐ形不純物であるホウ素をイオン打ち込みする。この
際のイオン打ち込みエネルギーは、例えば６０ＫｅＶ程
度であり、そのドーズ量は、例えば８×１０12個／ｃｍ
2 程度である。
【０１３８】次いで、鏡面ウエハ２Ｗに対して引き伸ば
し拡散用のアニール処理を、例えば３時間程度施すこと
により、例えば深さ３μｍ程度のｐウエル６ｐおよびｎ
ウエル６ｎを形成する。この際の処理温度は、例えば１
２００℃程度である。
【０１３９】本実施例４においては、このアニール処理
の際に、ｐウエル６ｐおよびｎウエル６ｎがエピタキシ
ャル層２Ｅの表面から鏡面ウエハ２Ｗの上部まで達する
ようにするとともに、その不純物濃度がエピタキシャル
層２Ｅの表面から深さ方向に向かって次第に低くなるよ
うにする。
【０１４０】続いて、図２２に示すように、パッド酸化
膜１２ｃとＳｉ3 Ｎ4 からなる耐酸化性の絶縁膜（図示
せず）とを下層から順に堆積した後、素子形成領域にお
ける耐酸化性の絶縁膜を残し、素子分離領域における耐
酸化性の絶縁膜を除去する。
【０１４１】その後、残された耐酸化性の絶縁膜をマス
クとして素子分離領域にフィールド絶縁膜３を選択的に
形成した後、図２３に示すように、フィールド絶縁膜３
に囲まれた素子形成領域に熱酸化法等によって、例えば
厚さ１８０Å程度のＳｉＯ2等からなるゲート絶縁膜４
Ｎｃ，４Ｐｃを同時に形成する。
【０１４２】このように本実施例４においてもゲート絶
縁膜４Ｎｃ，４Ｐｃをエピタキシャル層２Ｅ上に形成す
ることにより、良好な膜質が得られ、ゲート絶縁膜４Ｎ
ｃ，４Ｐｃの耐圧を向上させることが可能となってい
る。また、ゲート絶縁膜４Ｎｃ，４Ｐｃの欠陥密度を１
桁以上も改善することが可能となっている。
【０１４３】続いて、ゲート絶縁膜４Ｎｃ，４Ｐｃ上
に、例えばｎ形の低抵抗ポリシリコンからなるゲート電
極４Ｎｄ，４Ｐｄを同時に形成した後、そのゲート電極
４Ｎｄ，４Ｐｄをマスクとして、一対の半導体領域４Ｎ
ａ，４Ｎｂおよび一対の半導体領域４Ｐａ，４Ｐｂをそ
れぞれ別々のイオン注入工程によって形成することによ
り、エピタキシャルウエハ２ＷＥ上にｎＭＯＳ４Ｎおよ
びｐＭＯＳ４Ｐを形成する。
【０１４４】ここで、ゲート電極４Ｎｄ，４Ｐｄは、単
体のポリシリコンによって構成されるものに限定されず
種々変更可能であり、例えば低抵抗ポリシリコン上に高
融点金属シリサイド膜を堆積してなる、いわゆるポリサ
イド構造としても良い。
【０１４５】また、ｎＭＯＳ４Ｎの半導体領域４Ｎａ
は、例えば１×１０15ａｔｏｍｓ／ｃｍ2 程度のＡｓを
イオン打ち込みで導入することにより形成する。一方、
ｐＭＯＳ４Ｐの半導体領域４Ｐａは、例えば１×１０15
ａｔｏｍｓ／ｃｍ2 程度のＢＦ2 をイオン打ち込みで導
入することにより形成する。
【０１４６】なお、半導体領域４Ｎａ，４Ｎｂ，４Ｐ
ａ，４Ｐｂは、上記したように、例えば二重ドレイン構
造またはＬＤＤ構造としても良い。
【０１４７】その後、図２４に示すように、エピタキシ
ャルウエハ２ＷＥ上に、例えばＳｉＯ2 からなる絶縁膜
７をＣＶＤ法等によって堆積する。この絶縁膜７は、例
えばＢ2 Ｏ3 およびＰ2 Ｏ5 を含むＢＰＳＧ（Boro Pho
spho Silicate Glass)を主体に構成されている。
【０１４８】次いで、絶縁膜７に、ｎＭＯＳ４Ｎの半導
体領域４Ｎａ，４Ｎｂ、ｐＭＯＳ４Ｐの半導体領域４Ｐ
ａ，４ｐｂが露出するような接続孔８を穿孔した後、エ
ピタキシャルウエハ２ＷＥ上に、例えばＡｌ−Ｓｉ−Ｃ
ｕ合金からなる導体膜９をスパッタリング法または蒸着
法等によって堆積する。
【０１４９】続いて、導体膜９をドライエッチング法等
によってパターニングすることにより、電極９Ｎａ，９
Ｎｂ，９Ｐａ，９Ｐｂ，９Ｓａ，９Ｓｂを形成する。
【０１５０】その後、エピタキシャルウエハ２ＷＥ上
に、例えばＳｉＯ2 からなる絶縁膜７ａをＣＶＤ法等に
よって堆積した後、さらに、その上面にＳｉＯ2 からな
る平坦化用の絶縁膜７ｂをＣＶＤ法等によって堆積す
る。
【０１５１】次いで、その平坦化用の絶縁膜７ｂをＣＭ
Ｐ（Chemical Mechanical Polishing)法等によって平坦
化した後、図１６に示したように、絶縁膜７，７ａ，７
ｂにドライエッチング法等によって接続孔８ａを穿孔す
る。
【０１５２】続いて、エピタキシャルウエハ２ＷＥ上
に、例えばＴｉＮからなるバリア層１０ａ1 と、例えば
Ａｌ−Ｓｉ−Ｃｕ合金からなる導体層１０ａ2 と、例え
ばＴｉＮからなるバリア層１０ａ3 とを下層から順にス
パッタリング法または蒸着法等によって堆積する。
【０１５３】続いて、そのバリア層１０ａ1 ，１０ａ3
および導体層１０ａ2 をドライエッチング法等によって
パターニングすることにより、第２層配線１０ａを形成
した後、エピタキシャルウエハ２ＷＥ上に、例えばＳｉ
Ｏ2 からなる絶縁膜７ｃをＣＶＤ法等によって堆積す
る。
【０１５４】その後、絶縁膜７ｃの上面にＳｉＯ2 から
なる絶縁膜１１ａをＣＶＤ法等によって堆積した後、そ
の上面にＳｉ3 Ｎ4 からなる絶縁膜１１ｂをＣＶＤ法等
によって順に堆積することにより表面保護膜１１を形成
する。
【０１５５】その後、エピタキシャルウエハ２ＷＥから
個々の半導体チップを分割することにより、図１６に示
した半導体集積回路装置１を製造する。
【０１５６】ここで、本実施例４の構造を、例えば４Ｍ
・ＤＲＡＭ（Dynamic RAM)に適用した場合におけるゲー
ト絶縁膜（ゲート耐圧等）の性能評価の結果を図２５に
示す。
【０１５７】この図２５は、４Ｍ・ＤＲＡＭの製造プロ
セスにおいて、ゲート絶縁膜の形成工程までを実行した
後、ゲート耐圧評価用のＭＯＳキャパシタを形成し、そ
のゲート絶縁膜の性能を評価して得られた結果である。
【０１５８】ここで、ゲート絶縁膜の厚さは、例えば１
８ｎｍ程度、ゲート電極面積は、例えば4.８ｍｍ2 程
度、ゲート電極の材質は、例えばリンドープのポリシリ
コンとする。
【０１５９】横軸は、エピタキシャル層の厚さを示して
いる。また、縦軸は、半導体ウエハ（エピタキシャルウ
エハ）上の約２００個のＭＯＳキャパシタの耐圧特性を
測定した後、下記の基準に基づいて良品および不良品を
判定し、下式により算出した欠陥密度を示している。た
だし、一般に、エピタキシャル層が形成されていないＭ
ＯＳ・ＬＳＩ用の鏡面ウエハを基準とした相対値で示し
ている。
【０１６０】耐圧良品判定基準：電界＞１０ＭＶ／ｃ
ｍ。ただし、電流は、例えば１ｍＡ程度である。また、
ゲート欠陥密度をＤ、測定キャパシタ数をＰ、耐圧不良
キャパシタ数をＮとすると、Ｄ＝（１００／4.８）ｌｎ
（（Ｐ−Ｎ）／Ｐ）と表すことができる。
【０１６１】図２５から判るように、本実施例４の構造
とすることにより、欠陥密度を鏡面ウエハ上にゲート絶
縁膜を形成した場合に比べて１桁以上低減することが判
断でき、優れたゲート耐圧性能が得られることを確認す
ることができる。
【０１６２】以上、本実施例４においては、前記実施例
１で得られた効果の他に以下の効果を得ることが可能と
なる。
【０１６３】(1).半導体集積回路装置の製造に際して、
鏡面ウエハ上にＣＭＯＳ回路を形成する場合と全く同じ
方法を用いることができるので、設計変更や製造プロセ
スの変更を伴うことなく、エピタキシャルウエハ２ＷＥ
上にＣＭＯＳ回路を有する半導体集積回路装置を形成す
ることが可能となる。
【０１６４】(2).エピタキシャル層２Ｅの不純物濃度を
半導体基板本体２Ｓの不純物濃度よりも低くしたことに
より、半導体基板本体２Ｓの抵抗をエピタキシャル層２
Ｅの抵抗よりも低くすることができるので、ラッチアッ
プ耐性を向上させることが可能となる。
【０１６５】（実施例５）図２６は本発明の他の実施例
である半導体集積回路装置の要部断面図である。
【０１６６】図２６に示す本実施例５の半導体集積回路
装置１は、例えば１６Ｍ・ＤＲＡＭである。この図２６
において、左側はメモリセル領域を示し、右側は周辺回
路領域を示している。なお、この周辺回路領域は前記実
施例４と同じ構造なので説明を省略する。
【０１６７】本実施例５においても、前記実施例４と同
様に、エピタキシャル層２Ｅの不純物濃度のほうが、半
導体基板本体２Ｓの不純物濃度よりも低くなっている。
【０１６８】１つのメモリセルＭＣは、１つのトランス
ファＭＯＳ・ＦＥＴ１３と、１つのキャパシタ１４によ
って構成されている。
【０１６９】トランスファＭＯＳ・ＦＥＴ１３は、ｐウ
エル６ｐ1 に形成された一対の半導体領域１３ａ，１３
ｂと、エピタキシャル層２Ｅ上に形成されたゲート絶縁
膜１３ｃと、ゲート絶縁膜１３ｃ上に形成されたゲート
電極１３ｄとを有している。
【０１７０】ここで、メモリセル領域においても、ｐウ
エル６ｐ1 は、エピタキシャル層２Ｅの表面からがエピ
タキシャル層２Ｅよりも深い半導体基板本体２Ｓの上部
に及んで形成されている。そして、その不純物濃度は、
前記実施例４と同じく半導体基板２の深さ方向に向かっ
て次第に低くなるようになっている。
【０１７１】一対の半導体領域１３ａ，１３ｂには、例
えばｎ形不純物のＡｓ等が導入されている。本実施例５
においては、この半導体領域１３ａ，１３ｂを酸素析出
物等による欠陥の少ないエピタキシャル層２Ｅに形成し
たことにより、接合リーク電流を低減することができる
ので、ＤＲＡＭの性能、信頼性および歩留りを向上させ
ることが可能となっている。
【０１７２】一方の半導体領域１３ａには、ビット線１
５が電気的に接続されている。ビット線１５は、例えば
低抵抗多結晶シリコンからなる導体層１５ａとその上に
形成されたタングステンシリサイド等からなる導体層１
５ｂとによって構成されている。
【０１７３】また、他方の半導体領域１３ｂには、キャ
パシタ１４の下部電極１４ａが電気的に接続されてい
る。本実施例５においては、半導体領域１３ｂを酸素析
出物等による欠陥の少ないエピタキシャル層２Ｅに形成
したことにより、キャパシタ１４に蓄積された電荷のリ
ークを抑制することができ、電荷蓄積時間を長くするこ
とができるので、リフレッシュ特性を向上させることが
可能となる。
【０１７４】キャパシタ１４は、フィン形状に形成され
ており、下部電極１４ａと上部電極１４ｂとそれらの間
に介在された絶縁膜（図示せず）とによって構成されて
いる。ただし、キャパシタの形状は、フィン形状に限定
されるものではなく種々変更可能であり、例えば筒状の
ものでも良い。
【０１７５】なお、トランスファＭＯＳ・ＦＥＴ１３の
ゲート電極１３ｄは、ワード線を兼ねている。また、図
２６の１６ａ，１６ｂは、チャネルストッパ領域を示し
ている。
【０１７６】このように本実施例５においては、前記実
施例１で得られた効果の他に以下の効果を得ることが可
能となっている。
【０１７７】すなわち、キャパシタ１４の下部電極１４
ａが電気的に接続される半導体領域１３ｂをエピタキシ
ャル層２Ｅに形成したことにより、キャパシタ１４に蓄
積された電荷のリークを抑制でき、電荷蓄積時間を長く
することができるので、リフレッシュレベルを向上させ
ることが可能となる。したがって、ＤＲＡＭの性能、信
頼性および歩留りを向上させることが可能となる。
【０１７８】（実施例６）図２７は本発明の他の実施例
である半導体集積回路装置の要部断面図である。
【０１７９】図２７に示す本実施例６の半導体集積回路
装置１は、例えば４Ｍ・ＳＲＡＭ（Static RAM）であ
る。本実施例６においても、前記実施例４と同様に、エ
ピタキシャル層２Ｅの不純物濃度のほうが、半導体基板
本体２Ｓの不純物濃度よりも低くなっている。
【０１８０】本実施例６においては、半導体基板２にお
いて、メモリセル領域にｐウエル６ｐ2 が形成され、周
辺回路領域にｎウエル６ｎ1 が形成されている。
【０１８１】このｐウエル６ｐ2 およびｎウエル６ｎ1
は、前記実施例４，５と同様に共に、エピタキシャル層
２Ｅの表面から半導体基板本体２Ｓの上部に及んで形成
されている。そして、それらの不純物濃度は、前記実施
例４と同じく半導体基板２の深さ方向に向かって次第に
低くなるようになっている。
【０１８２】メモリセル領域には、転送用ＭＯＳ・ＦＥ
Ｔ１７、駆動用ＭＯＳ・ＦＥＴ１８および負荷用ＭＯＳ
・ＦＥＴ１９が形成されている。
【０１８３】転送用ＭＯＳ・ＦＥＴ１７は、ｐウエル６
ｐ2 の上部に形成された一対の半導体領域１７ａ，１７
ｂと、エピタキシャル層２Ｅ上に形成されたゲート絶縁
膜１７ｃと、ゲート絶縁膜１７ｃ上に形成されたゲート
電極１７ｄとを有している。
【０１８４】この半導体領域１７ａ，１７ｂには、例え
ばｎ形不純物のＡｓ等が導入されている。一方の半導体
領域１７ａは、第１層配線１０を介してビット線１５と
電気的に接続されている。他方の半導体領域１７ｂは、
駆動用ＭＯＳ・ＦＥＴ１８のゲート電極１８ｄと電気的
に接続されている。
【０１８５】なお、転送用ＭＯＳ・ＦＥＴ１７および駆
動用ＭＯＳ・ＦＥＴ１８のゲート電極１７ｄ，１８ｄ
は、低抵抗ポリシリコンからなる導体膜上に高融点金属
シリサイドが堆積されて形成されている。
【０１８６】また、ゲート絶縁膜１７ｃ，１８ｃは、例
えばＳｉＯ2 からなる。また、駆動用ＭＯＳ・ＦＥＴ１
８の一対の半導体領域は、ゲート電極１８ｄのチャネル
長方向に位置され図示されていない。
【０１８７】負荷用ＭＯＳ・ＦＥＴ１９は、低抵抗ポリ
シリコンからなるゲート電極１９ａと、その上層にゲー
ト絶縁膜１９ｂを介して形成された低抵抗ポリシリコン
からなる一対の半導体領域１９ｃ，１９ｄとを有してい
る。半導体領域１９ｃ，１９ｄには、例えばｎ形不純物
のＡｓが導入されている。
【０１８８】周辺回路領域には、例えばｐＭＯＳ４Ｐが
形成されている。ｐＭＯＳ４Ｐは、ｎウエル６ｎ1 の上
部に形成された一対の半導体領域４Ｐａ，４Ｐｂと、エ
ピタキシャル層２Ｅ上に形成されたゲート絶縁膜４Ｐｃ
と、ゲート絶縁膜４Ｐｃ上に形成されたゲート電極４Ｐ
ｄとを有している。この半導体領域４Ｐａ，４Ｐｂに
は、例えばｐ形不純物のホウ素が導入されている。
【０１８９】本実施例６においては、前記実施例１で得
られた効果の他に以下の効果を得ることが可能となる。
【０１９０】すなわち、本実施例６の構造の酸素析出物
等の欠陥が少ないエピタキシャル層２Ｅ上にＳＲＡＭの
メモリセルを形成したことにより、メモリセルを構成す
る転送用ＭＯＳ・ＦＥＴ１７の一対の半導体領域１７
ａ，１７ｂおよび駆動用ＭＯＳ・ＦＥＴ１８の一対の半
導体領域（図示せず）等における接合リーク電流を低減
することができるので、データ記憶保持特性（データリ
テンションレベル等）を向上させることができ、データ
リテンション不良率を低減することができる。したがっ
て、ＳＲＡＭの性能、信頼性および歩留りを向上させる
ことが可能となる。
【０１９１】（実施例７）図２８は本発明の他の実施例
である半導体集積回路装置の要部断面図である。
【０１９２】図２８に示す本実施例７の半導体集積回路
装置１は、例えばデータを電気的に消去および書き込む
ことが可能なフラッシュメモリ（ＥＥＰＲＯＭ（Electr
ically Erasable Programmable ROM））である。本実施
例７においても、前記実施例４と同様に、エピタキシャ
ル層２Ｅの不純物濃度のほうが、半導体基板本体２Ｓの
不純物濃度よりも低くなっている。
【０１９３】本実施例７においても、半導体基板２上に
ｐウエル６ｐ3 およびｎウエル６ｎ2 が形成されてい
る。このｐウエル６ｐ3 およびｎウエル６ｎ2 は、前記
実施例４〜６と同様に共に、エピタキシャル層２Ｅの表
面から半導体基板本体２Ｓの上部に及んで形成されてい
る。そして、それらの不純物濃度は、前記実施例４と同
じく半導体基板２の深さ方向に向かって次第に低くなる
ようになっている。
【０１９４】メモリセル領域には、メモリセルＭＣ1 が
形成されている。メモリセルＭＣ1は、ｐウエル６ｐ3
の上部に形成された一対の半導体領域２０ａ，２０ｂ
と、エピタキシャル層２Ｅ上に形成されたゲート絶縁膜
２０ｃと、ゲート絶縁膜２０ｃ上に形成されたフローテ
ィングゲート電極２０ｄと、フローティングゲート電極
２０ｄ上に絶縁膜（図示せず）を介して形成されたコン
トロールゲート電極２０ｅとを有している。
【０１９５】一方の半導体領域２０ａは、半導体領域２
０ａ1 とその内部に形成された半導体領域２０ａ2 とに
よって形成されている。半導体領域２０ａ1 には、例え
ばｎ- 形不純物のリン等が導入され、半導体領域２０ａ
2 には、例えばｎ+ 形不純物のＡｓ等が導入されてい
る。
【０１９６】また、他方の半導体領域２０ｂは、半導体
領域２０ｂ1 とその内部に形成された半導体領域２０ｂ
2 とによって形成されている。半導体領域２０ｂ1 に
は、例えばｐ+ 形不純物のホウ素等が導入され、半導体
領域２０ｂ2 には、例えばｎ+形不純物のＡｓ等が導入
されている。
【０１９７】一方、周辺回路領域には、例えばｎＭＯＳ
４ＮおよびｐＭＯＳ４Ｐが形成されている。ｎＭＯＳ４
Ｎは、ｐウエル６ｐ3 の上部に形成された一対の半導体
領域４Ｎａ，４Ｎｂと、エピタキシャル層２Ｅ上に形成
されたゲート絶縁膜４Ｎｃと、ゲート絶縁膜４Ｎｃ上に
形成されたゲート電極４Ｎｄとを有している。この半導
体領域４Ｎａ，４Ｎｂには、例えばｎ形不純物のリンが
導入されている。
【０１９８】ｐＭＯＳ４Ｐは、ｎウエル６ｎ2 の上部に
形成された一対の半導体領域４Ｐａ，４Ｐｂと、エピタ
キシャル層２Ｅ上に形成されたゲート絶縁膜４Ｐｃと、
ゲート絶縁膜４Ｐｃ上に形成されたゲート電極４Ｐｄと
を有している。この半導体領域４Ｐａ，４Ｐｂには、例
えばｐ形不純物のホウ素が導入されている。
【０１９９】ｎＭＯＳ４Ｎの半導体領域４Ｎａと、ｐＭ
ＯＳ４Ｐの半導体領域４Ｐａとは第１層配線１０を通じ
て電気的に接続されており、これによってＣＭＯＳ回路
が構成されている。
【０２００】このように、本実施例７においては、前記
実施例１で得られた効果の他に以下の効果を得ることが
可能となる。
【０２０１】すなわち、本実施例７の構造においては、
酸素析出物等の欠陥が少ないエピタキシャル層２Ｅ上に
フラッシュメモリ（ＥＥＰＲＯＭ）のメモリセルを形成
したことにより、ゲート絶縁膜２０ｃの耐圧を向上させ
ることができるので、データ書き込み耐性を向上させる
ことができる。また、データ消去の際の消去バラツキを
低減させることができる。したがって、フラッシュメモ
リ（ＥＥＰＲＯＭ）の性能、信頼性および歩留りを向上
させることが可能となる。
【０２０２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１〜７に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【０２０３】例えば前記実施例１〜３においては、ゲッ
タリング層をポリシリコンによって構成した場合につい
て説明したが、これに限定されるものではなく種々変更
可能であり、例えば半導体基板本体の裏面に機械的に加
工歪を形成する方法、また、半導体基板本体内に存在す
る酸素元素を適量に調節したり、適度に析出させたりす
る方法、さらに半導体基板にカーボンイオンを導入する
方法により、ゲッタリング層を形成するようにしても良
い。また、ゲッタリング層の無い構造としても良い。
【０２０４】また、前記実施例１〜７においては、Ｓｉ
Ｈ4 ガスを用いたエピタキシャル成長法によってエピタ
キシャル層を形成する場合について説明したが、これに
限定されるものではなく種々変更可能であり、例えば四
塩化ケイ素（ＳｉＣｌ4)ガスを用いたエピタキシャル成
長法によってエピタキシャル層を形成しても良い。
【０２０５】また、前記実施例１，２，４〜７において
は、半導体基板本体およびエピタキシャル層をｐ- 形の
Ｓｉとした場合について説明したが、これに限定される
ものではなく、例えば半導体基板本体およびエピタキシ
ャル層をｎ- 形のＳｉとしても良い。また、前記実施例
３においても、半導体基板本体およびエピタキシャル層
をｎ- 形のＳｉとし、ｐ+ 形の半導体領域をｎ+ 形のＳ
ｉとしても良い。
【０２０６】また、前記実施例３においては、ラッチア
ップ抑制用のｐ+ 形の半導体領域を半導体基板本体の全
面に形成した場合について説明したが、これに限定され
るものではなく種々変更可能であり、例えばＣＭＯＳ回
路形成領域の下層にのみｐ+形の半導体領域を形成して
も良い。
【０２０７】また、前記実施例３においては、ｐ+ 形の
半導体領域を半導体基板本体の主面から所定の深さに形
成した場合について説明したが、これに限定されるもの
ではなく、例えば図２９に示すように、ｐ+ 形の半導体
領域２Ｂを半導体基板本体２Ｓの主面に形成しても良
い。なお、図３０は、図２９の半導体基板本体２Ｓ上に
エピタキシャル層２Ｅを形成した場合を示している。
【０２０８】また、前記実施例３で説明した構造の半導
体集積回路装置において、エピタキシャル層の下層に、
前記実施例２で説明した半導体集積回路装置の無欠陥層
を設けても良い。
【０２０９】また、前記実施例１〜３で説明した技術
を、ＤＲＡＭ、ＳＲＡＭあるいはＲＯＭ（Read Only Me
mory）を代表するフラッシュメモリ等のような半導体メ
モリ回路を有する半導体集積回路装置等のような他の半
導体集積回路装置に適用することも可能である。
【０２１０】また、前記実施例１〜７の技術を、いわゆ
るマイコン等のような論理回路を有する半導体集積回路
装置にも適用することが可能である。
【０２１１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＯ
Ｓ回路を有する半導体集積回路装置に適用した場合につ
いて説明したが、これに限定されず種々適用可能であ
り、例えばバイポーラトランジスタを有する半導体集積
回路装置、バイポーラトランジスタおよびＣＭＯＳ回路
からなるＢｉＣＭＯＳ回路を有する半導体集積回路装置
等のような他の半導体集積回路装置に適用することも可
能である。
【０２１２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０２１３】(1).本発明の半導体ウエハの製造方法によ
れば、高価な高濃度の半導体基板本体を用いないで済む
ので、高い素子特性および信頼性を実現可能な半導体ウ
エハのコストを低減することが可能となる。
【０２１４】(2).本発明の半導体集積回路装置の製造方
法によれば、半導体単結晶層上にＭＯＳ・ＦＥＴのゲー
ト絶縁膜を形成することにより、膜質の良好なゲート絶
縁膜を形成することができるので、ゲート絶縁膜の耐圧
を向上でき、ゲート絶縁膜の欠陥密度を低減することが
可能となる。しかも、高価な高濃度の半導体基板本体を
用いないで済むとともに、半導体単結晶層を薄くできる
ので、高い素子特性および信頼性を持つ半導体集積回路
装置のコストを低減することが可能となる。したがっ
て、半導体集積回路装置の性能、製造歩留りおよび信頼
性を向上させるとともに、半導体集積回路装置のコスト
を低減させることが可能となる。
【０２１５】(3).本発明の半導体集積回路装置の製造方
法によれば、半導体基板にウエル等の半導体領域を形成
する際に、不純物濃度や深さ等を設定する際の自由度が
大きいので、その形成制御を容易とすることが可能とな
る。このため、不良発生を低減でき、歩留りを向上させ
ることが可能となる。また、半導体集積回路装置のコス
トを低減することが可能となる。
【０２１６】(4).本発明の半導体集積回路装置の製造方
法によれば、半導体基板本体の不純物濃度を半導体単結
晶層の不純物濃度よりも高くしたことにより、半導体基
板本体の抵抗が相対的に低くなるので、ラッチアップ耐
性を向上させることが可能となる。したがって、半導体
集積回路装置の性能、製造歩留りおよび信頼性をさらに
向上させることが可能となる。
【０２１７】(5).本発明の半導体集積回路装置の製造方
法によれば、第１半導体領域をイオン打ち込み方法およ
び熱拡散法によって形成することにより、半導体基板本
体上に半導体単結晶層を設けた半導体ウエハを用いて半
導体集積回路装置を製造する際に、設計変更や製造プロ
セスの変更等を伴わず、いわゆる鏡面ウエハを用いた半
導体集積回路装置と同一の方法をそのまま使用して半導
体集積回路装置を製造することが可能となる。
【０２１８】(6).本発明の半導体集積回路装置の製造方
法によれば、例えば酸素析出物等の欠陥が少ない半導体
単結晶層上にダイナミック形ランダムアクセスメモリの
メモリセルを設けたことにより、メモリセルのトランス
ファＭＯＳ・ＦＥＴにおけるソース領域およびドレイン
領域における接合リーク電流を低減することが可能とな
る。また、メモリセルのキャパシタにおける電荷のリー
クを抑制でき、電荷蓄積時間を長くすることができるの
で、リフレッシュ特性を向上させることが可能となる。
したがって、ダイナミック形ランダムアクセスメモリの
性能、信頼性および歩留りを向上させることが可能とな
る。
【０２１９】(7).本発明の半導体集積回路装置の製造方
法によれば、例えば酸素析出物等の欠陥が少ない半導体
単結晶層上にスタティック形ランダムアクセスメモリの
メモリセルを設けたことにより、メモリセルを構成する
ＭＯＳ・ＦＥＴにおけるソース領域およびドレイン領域
の接合リーク電流を低減することができるので、データ
記憶保持特性（データリテンションレベル等）を向上さ
せることができ、データリテンション不良率を低減する
ことが可能となる。したがって、スタティック形ランダ
ムアクセスメモリの性能、信頼性および歩留りを向上さ
せることが可能となる。
【０２２０】(8).本発明の半導体集積回路装置の製造方
法によれば、例えば酸素析出物等の欠陥が少ない半導体
単結晶層上にデータを電気的に消去および書き込むこと
が可能なリードオンリメモリのメモリセルを設けたこと
により、データ書き込み耐性を向上させることが可能と
なる。また、データ消去のバラツキを低減することが可
能となる。したがって、データを電気的に消去および書
き込むことが可能なリードオンリメモリの性能、信頼性
および歩留りを向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の
要部断面図である。
【図２】図１の半導体集積回路装置の製造工程中におい
て用いられる半導体ウエハの平面図である。
【図３】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
【図４】図１の半導体集積回路装置の図３に続く製造工
程中における要部断面図である。
【図５】図１の半導体集積回路装置の図４に続く製造工
程中における要部断面図である。
【図６】図１の半導体集積回路装置の図５に続く製造工
程中における要部断面図である。
【図７】図１の半導体集積回路装置の図６に続く製造工
程中における要部断面図である。
【図８】図１の半導体集積回路装置の図７に続く製造工
程中における要部断面図である。
【図９】本発明の他の実施例である半導体集積回路装置
の要部断面図である。
【図１０】図９の半導体集積回路装置の製造工程中にお
ける要部断面図である。
【図１１】図９の半導体集積回路装置の図１０に続く製
造工程中における要部断面図である。
【図１２】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
【図１３】図１２の半導体集積回路装置の製造工程中に
おける要部断面図である。
【図１４】図１２の半導体集積回路装置の図１３に続く
製造工程中における要部断面図である。
【図１５】図１２の半導体集積回路装置の図１４に続く
製造工程中における要部断面図である。
【図１６】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
【図１７】図１６の半導体集積回路装置における不純物
分布図である。
【図１８】従来技術で説明した半導体集積回路装置にお
ける不純物分布図である。
【図１９】従来技術で説明した半導体集積回路装置にお
ける不純物分布図である。
【図２０】図１６の半導体集積回路装置の製造工程中に
おける半導体基板の要部断面図である。
【図２１】図１６の半導体集積回路装置の図２０に続く
製造工程中における半導体基板の要部断面図である。
【図２２】図１６の半導体集積回路装置の図２１に続く
製造工程中における半導体基板の要部断面図である。
【図２３】図１６の半導体集積回路装置の図２２に続く
製造工程中における半導体基板の要部断面図である。
【図２４】図１６の半導体集積回路装置の図２３に続く
製造工程中における半導体基板の要部断面図である。
【図２５】本実施例の半導体集積回路装置の効果を説明
するためのグラフ図である。
【図２６】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
【図２７】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
【図２８】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
【図２９】本発明の他の実施例である半導体集積回路装
置の製造工程中における要部断面図である。
【図３０】本発明の他の実施例である半導体集積回路装
置の図２９に続く製造工程中における要部断面図であ
る。
【符号の説明】
１ 半導体集積回路装置 ２ 半導体基板 ２Ａ 無欠陥層 ２Ｂ ｐ+ 形の半導体領域（高濃度の半導体領域） ２Ｓ 半導体基板本体 ２Ｅ エピタキシャル層（半導体単結晶層） ２Ｇ ゲッタリング層（捕縛領域） ２Ｗ 鏡面ウエハ ２ＷＥ エピタキシャルウエハ（半導体ウエハ） ３ フィールド絶縁膜 ４Ｎ ｎチャネルＭＯＳ・ＦＥＴ ４Ｎａ，４Ｎｂ 半導体領域 ４Ｎｃ ゲート絶縁膜 ４Ｎｄ ゲート電極 ４Ｐ ｐチャネルＭＯＳ・ＦＥＴ ４Ｐａ，４Ｐｂ 半導体領域 ４Ｐｃ ゲート絶縁膜 ４Ｐｄ ゲート電極 ５Ｓａ，５Ｓｂ 半導体領域 ６ ｎウエル ６ｎ，６ｎ1 ，６ｎ2 ｎウエル（第１半導体領域） ６ｐ，６ｐ1 〜６ｐ3 ｐウエル（第１半導体領域） ７，７ａ，７ｂ，７ｃ 絶縁膜 ８，８ａ 接続孔 ９ 導体膜 ９Ｎａ，９Ｎｂ，９Ｐａ，９Ｐｂ，９Ｓａ，９Ｓｂ 電
極 １０ 第１層配線 １０ａ 第２層配線 １０ａ1 ，１０ａ3 バリア層 １０ａ2 導体層 １１ 表面保護膜 １１ａ，１１ｂ 絶縁膜 １２ａ，１２ｂ 絶縁膜 １２ｃ パッド酸化膜 １３ トランスファＭＯＳ・ＦＥＴ １３ａ，１３ｂ 半導体領域 １３ｃ ゲート絶縁膜 １３ｄ ゲート電極 １４ キャパシタ １４ａ 下部電極 １４ｂ 上部電極 １５ ビット線 １５ａ 導体層 １５ｂ 導体層 １６ａ，１６ｂ チャネルストッパ領域 １７ 転送用ＭＯＳ・ＦＥＴ １７ａ，１７ｂ 半導体領域 １７ｃ ゲート絶縁膜 １７ｄ ゲート電極 １８ 駆動用ＭＯＳ・ＦＥＴ １８ｃ ゲート絶縁膜 １８ｄ ゲート電極 １９ 負荷用ＭＯＳ・ＦＥＴ １９ａ ゲート電極 １９ｂ ゲート絶縁膜 １９ｃ，１９ｄ 半導体領域 ２０ａ，２０ａ1 ，２０ａ2 ，２０ｂ，２０ｂ1 ，２０
ｂ2 半導体領域 ２０ｃ ゲート絶縁膜 ２０ｄ フローティングゲート電極 ２０ｅ コントロールゲート電極 ＭＣ，ＭＣ1 メモリセル
フロントページの続き (72)発明者 鈴木 範夫 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 山田 栄一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 杉野 雄史 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 北野 学 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 桜井 義彦 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 長沼 孝 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 荒川 久 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 所定導電形の不純物を含有する半導体基
    板本体の表面に、前記不純物と同一導電形で、かつ、前
    記不純物の設計上の濃度と同一濃度の不純物を含有する
    半導体単結晶層を形成する工程を有することを特徴とす
    る半導体ウエハの製造方法。
  2. 【請求項２】 請求項１記載の半導体ウエハの製造方法
    において、前記半導体基板本体の表面に前記半導体単結
    晶層を形成する工程に先立って、前記半導体基板本体の
    表面を鏡面研磨した後、その半導体基板本体の表面に無
    欠陥層を形成する工程を有することを特徴とする半導体
    ウエハの製造方法。
  3. 【請求項３】 請求項１または２記載の半導体ウエハの
    製造方法において、前記半導体単結晶層を形成する工程
    に際して、前記半導体単結晶層の厚さを、前記半導体単
    結晶層上に形成されるＭＯＳ・ＦＥＴのゲート絶縁膜の
    厚さの半分以上の厚さとすることを特徴とする半導体ウ
    エハの製造方法。
  4. 【請求項４】 請求項１、２または３記載の半導体ウエ
    ハの製造方法において、前記半導体基板本体の面内の少
    なくとも一領域に、前記半導体基板本体の不純物と同一
    導電形で、かつ、前記半導体基板本体の不純物濃度より
    も高濃度の不純物を含有する高濃度の半導体領域を形成
    する工程を有することを特徴とする半導体ウエハの製造
    方法。
  5. 【請求項５】 請求項４記載の半導体ウエハの製造方法
    において、前記半導体単結晶層を形成する工程に際し
    て、前記半導体単結晶層の深さが、前記半導体基板本体
    に形成される相補形ＭＯＳ・ＦＥＴ回路形成用のウエル
    の深さよりも深くなるようにすることを特徴とする半導
    体ウエハの製造方法。
  6. 【請求項６】 請求項１〜５のいずれか一項に記載の半
    導体ウエハの製造方法において、前記半導体基板本体に
    汚染金属元素を捕縛する捕縛領域を形成する工程を有す
    ることを特徴とする半導体ウエハの製造方法。
  7. 【請求項７】 請求項１〜６のいずれか一項に記載の半
    導体ウエハの製造方法において、前記半導体基板本体お
    よび前記半導体単結晶層がｐ形のシリコン単結晶または
    ｎ形のシリコン単結晶からなることを特徴とする半導体
    ウエハの製造方法。
  8. 【請求項８】 所定導電形の不純物を含有する半導体基
    板本体の表面に、前記不純物と同一導電形で、かつ、前
    記不純物の設計上の濃度と同一濃度の不純物を含有する
    半導体単結晶層を設けたことを特徴とする半導体ウエ
    ハ。
  9. 【請求項９】 請求項８記載の半導体ウエハにおいて、
    前記半導体基板本体に形成される相補形ＭＯＳ・ＦＥＴ
    回路形成用のウエルよりも深い位置で、かつ、前記半導
    体基板本体の面内の少なくとも一領域に、前記半導体基
    板本体の不純物と同一導電形で、かつ、前記半導体基板
    本体の不純物濃度よりも高濃度の不純物を含有する高濃
    度の半導体領域を設けたことを特徴とする半導体ウエ
    ハ。
  10. 【請求項１０】 所定導電形の不純物を含有する半導体
    基板本体の表面に、前記不純物と同一導電形で、かつ、
    前記不純物の設計上の濃度と同一濃度の不純物を含有す
    る半導体単結晶層を形成する工程と、前記半導体単結晶
    層上に酸化膜を形成する工程とを有することを特徴とす
    る半導体集積回路装置の製造方法。
  11. 【請求項１１】 請求項１０記載の半導体集積回路装置
    の製造方法において、前記半導体基板本体の面内の少な
    くとも一領域に、前記半導体基板本体の不純物と同一導
    電形で、かつ、前記不純物よりも高濃度の半導体領域を
    形成する工程を有することを特徴とする半導体集積回路
    装置の製造方法。
  12. 【請求項１２】 請求項１０または１１記載の半導体集
    積回路装置の製造方法において、前記半導体単結晶層を
    形成する工程に際して、前記半導体単結晶層の深さを、
    前記半導体基板本体上に形成される相補形ＭＯＳ・ＦＥ
    Ｔ回路形成用のウエルの深さよりも深くすることを特徴
    とする半導体集積回路装置の製造方法。
  13. 【請求項１３】 請求項１０、１１または１２記載の半
    導体集積回路装置の製造方法において、前記半導体基板
    本体に汚染金属元素を捕縛する捕縛領域を形成する工程
    を有することを特徴とする半導体集積回路装置の製造方
    法。
  14. 【請求項１４】 所定導電形の不純物を含有する半導体
    基板本体の表面に、前記不純物と同一導電形で、かつ、
    前記半導体基板本体における不純物濃度以下の濃度の不
    純物を含有する半導体単結晶層を形成する工程と、前記
    半導体単結晶層の深さ方向に向かって不純物濃度が次第
    に低下するような第１半導体領域を前記半導体単結晶層
    の表面から前記半導体基板本体の上部にかけて形成する
    工程と、前記半導体領域上に酸化膜を形成する工程とを
    有することを特徴とする半導体集積回路装置の製造方
    法。
  15. 【請求項１５】 請求項１４記載の半導体集積回路装置
    の製造方法において、前記第１半導体領域を形成する工
    程に際して、前記半導体単結晶層に不純物をイオン打ち
    込みした後、その打ち込まれた不純物を熱拡散する工程
    を有することを特徴とする半導体集積回路装置の製造方
    法。
  16. 【請求項１６】 請求項１４または１５記載の半導体集
    積回路装置の製造方法において、前記第１半導体領域が
    相補形ＭＯＳ・ＦＥＴ回路形成に用いるウエルであるこ
    とを特徴とする半導体集積回路装置の製造方法。
  17. 【請求項１７】 請求項１０〜１６のいずれか一項に記
    載の半導体集積回路装置の製造方法において、前記酸化
    膜がＭＯＳ・ＦＥＴのゲート絶縁膜であることを特徴と
    する半導体集積回路装置の製造方法。
  18. 【請求項１８】 請求項１０〜１７のいずれか一項に記
    載の半導体集積回路装置の製造方法において、前記半導
    体単結晶層を形成する工程に際して、前記半導体単結晶
    層の厚さを、前記酸化膜の厚さの半分以上の厚さとする
    ことを特徴とする半導体集積回路装置の製造方法。
  19. 【請求項１９】 請求項１０〜１８のいずれか一項に記
    載の半導体集積回路装置の製造方法において、前記半導
    体基板本体および前記半導体単結晶層がｐ形のシリコン
    単結晶またはｎ形のシリコン単結晶からなることを特徴
    とする半導体集積回路装置の製造方法。
  20. 【請求項２０】 所定導電形の不純物を含有する半導体
    基板本体の表面に、前記不純物と同一導電形で、かつ、
    前記不純物の設計上の濃度と同一の濃度の不純物を含有
    する半導体単結晶層を設けるとともに、前記半導体単結
    晶層上に酸化膜を設けたことを特徴とする半導体集積回
    路装置。
  21. 【請求項２１】 請求項２０記載の半導体集積回路装置
    において、前記半導体基板本体上に相補形ＭＯＳ・ＦＥ
    Ｔ回路を形成するとともに、前記相補形ＭＯＳ・ＦＥＴ
    回路を形成するためのウエルよりも深い位置において、
    前記半導体基板の面内の少なくとも一領域に、前記半導
    体基板本体の不純物と同一導電形で、かつ、前記不純物
    よりも高濃度の不純物を含有する高濃度の半導体領域を
    設けたことを特徴とする半導体集積回路装置。
  22. 【請求項２２】 所定導電形の不純物を含有する半導体
    基板本体の表面に、前記不純物と同一導電形で、かつ、
    前記半導体基板本体における不純物濃度以下の濃度の不
    純物を含有する半導体単結晶層を設けるとともに、前記
    半導体単結晶層の深さ方向に向かって不純物濃度が次第
    に低下するような第１半導体領域を前記半導体単結晶層
    の表面から前記半導体基板本体の上部にかけて設け、前
    記第１半導体領域に酸化膜を設けたことを特徴とする半
    導体集積回路装置。
  23. 【請求項２３】 請求項２２記載の半導体集積回路装置
    において、前記第１半導体領域が相補形ＭＯＳ・ＦＥＴ
    回路形成用のウエルであることを特徴とする半導体集積
    回路装置。
  24. 【請求項２４】 請求項２０〜２３のいずれか一項に記
    載の半導体集積回路装置において、前記酸化膜がＭＯＳ
    ・ＦＥＴのゲート絶縁膜であることを特徴とする半導体
    集積回路装置。
  25. 【請求項２５】 請求項２０〜２４のいずれか一項に記
    載の半導体集積回路装置において、前記半導体基板本体
    および前記半導体単結晶層がｐ形のシリコン単結晶また
    はｎ形のシリコン単結晶からなることを特徴とする半導
    体集積回路装置。
  26. 【請求項２６】 請求項２０〜２５のいずれか一項に記
    載の半導体集積回路装置において、前記半導体単結晶層
    上にダイナミック形ランダムアクセスメモリのメモリセ
    ルおよび周辺回路を設け、前記酸化膜を前記メモリセル
    および前記周辺回路を構成するＭＯＳ・ＦＥＴのゲート
    絶縁膜としたことを特徴とする半導体集積回路装置。
  27. 【請求項２７】 請求項２０〜２５のいずれか一項に記
    載の半導体集積回路装置において、前記半導体単結晶層
    上にスタティック形ランダムアクセスメモリのメモリセ
    ルおよび周辺回路を設け、前記酸化膜を前記メモリセル
    および前記周辺回路を構成するＭＯＳ・ＦＥＴのゲート
    絶縁膜としたことを特徴とする半導体集積回路装置。
  28. 【請求項２８】 請求項２０〜２５のいずれか一項に記
    載の半導体集積回路装置において、前記半導体単結晶層
    上にデータを電気的に消去および書き込むことが可能な
    リードオンリメモリのメモリセルおよび周辺回路を設
    け、前記酸化膜を前記メモリセルおよび前記周辺回路を
    構成するＭＯＳ・ＦＥＴのゲート絶縁膜としたことを特
    徴とする半導体集積回路装置。
JP6265529A 1994-07-25 1994-10-28 半導体ウエハの製造方法、半導体ウエハ、半導体集積回路装置の製造方法および半導体集積回路装置 Pending JPH0897163A (ja)

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