JPH064169A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH064169A JPH064169A JP4164517A JP16451792A JPH064169A JP H064169 A JPH064169 A JP H064169A JP 4164517 A JP4164517 A JP 4164517A JP 16451792 A JP16451792 A JP 16451792A JP H064169 A JPH064169 A JP H064169A
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- JP
- Japan
- Prior art keywords
- system clock
- circuit
- frequency
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000001514 detection method Methods 0.000 claims abstract description 10
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000010355 oscillation Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
Abstract
(57)【要約】
【目的】 半導体集積回路のＣＰＵシステムクロックの
周波数を自動的に変更することのできる半導体装置を提
供する。 【構成】 半導体集積回路のシステムクロック発生回路
に、電源電圧検知回路９を付加することで自動的にＣＰ
Ｕシステムクロックの周波数を変更可能にした構成にな
っている。この構成により半導体集積回路の電源電圧が
変動した場合、自動的にＣＰＵシステムクロックの周波
数を変更し、半導体集積回路の動作速度を制御して誤動
作を防ぐ信頼性の高い優れた半導体装置を実現すること
が可能である。
周波数を自動的に変更することのできる半導体装置を提
供する。 【構成】 半導体集積回路のシステムクロック発生回路
に、電源電圧検知回路９を付加することで自動的にＣＰ
Ｕシステムクロックの周波数を変更可能にした構成にな
っている。この構成により半導体集積回路の電源電圧が
変動した場合、自動的にＣＰＵシステムクロックの周波
数を変更し、半導体集積回路の動作速度を制御して誤動
作を防ぐ信頼性の高い優れた半導体装置を実現すること
が可能である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路のシス
テムクロック発生回路を内蔵する半導体装置に関する。
テムクロック発生回路を内蔵する半導体装置に関する。
【０００２】
【従来の技術】以下従来の半導体装置について説明す
る。
る。
【０００３】図２は、従来の半導体集積回路のシステム
クロック発生回路のブロック図であり、１，２はコンデ
ンサ、３は発振子、４は原発振回路、５は分周回路、６
はマルチプレクサ（以下ＭＰＸと記述する）、７はレジ
スタ、８はＣＰＵシステムクロック発生回路である。以
上のように構成された半導体装置について、以下その動
作を説明する。コンデンサ１，２、発振子３が接続され
ている原発振回路４は発振子３の発振周波数に応じた発
振出力を分周回路５へ出力する。分周回路５は原発振回
路４の出力を分周し何種類かの分周出力をＭＰＸ６へ出
力する。レジスタ７には任意のデータが設定可能であ
り、その設定データに応じた信号をＭＰＸ６へ出力す
る。この出力によりＭＰＸ６は分周回路５からのどの分
周出力を選択するか制御される。レジスタ７の出力によ
り制御されたＭＰＸ６は、分周回路５からの分周出力を
一つ選択し、その選択信号をＣＰＵシステムクロック発
生回路８へ出力する。ＣＰＵシステムクロック発生回路
８はＭＰＸ６からの信号を基にＣＰＵへのシステムクロ
ックを発生する。
クロック発生回路のブロック図であり、１，２はコンデ
ンサ、３は発振子、４は原発振回路、５は分周回路、６
はマルチプレクサ（以下ＭＰＸと記述する）、７はレジ
スタ、８はＣＰＵシステムクロック発生回路である。以
上のように構成された半導体装置について、以下その動
作を説明する。コンデンサ１，２、発振子３が接続され
ている原発振回路４は発振子３の発振周波数に応じた発
振出力を分周回路５へ出力する。分周回路５は原発振回
路４の出力を分周し何種類かの分周出力をＭＰＸ６へ出
力する。レジスタ７には任意のデータが設定可能であ
り、その設定データに応じた信号をＭＰＸ６へ出力す
る。この出力によりＭＰＸ６は分周回路５からのどの分
周出力を選択するか制御される。レジスタ７の出力によ
り制御されたＭＰＸ６は、分周回路５からの分周出力を
一つ選択し、その選択信号をＣＰＵシステムクロック発
生回路８へ出力する。ＣＰＵシステムクロック発生回路
８はＭＰＸ６からの信号を基にＣＰＵへのシステムクロ
ックを発生する。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では電源電圧が降下しある一定の電圧以下にな
ると半導体集積回路は誤動作を起こすという問題があっ
た。半導体集積回路は一般的に動作速度が遅い（即ちＣ
ＰＵシステムクロックの周波数が低い）ほど低電圧でも
動作するという特性をもっており、上記従来の構成では
電源電圧が降下した場合、ＣＰＵシステムクロックの周
波数を低くすることは不可能であった。ＣＰＵシステム
クロックの周波数を低くすることが可能であれば、電源
電圧が降下しても半導体集積回路は動作速度が遅くなる
だけで誤動作は起こさない。
来の構成では電源電圧が降下しある一定の電圧以下にな
ると半導体集積回路は誤動作を起こすという問題があっ
た。半導体集積回路は一般的に動作速度が遅い（即ちＣ
ＰＵシステムクロックの周波数が低い）ほど低電圧でも
動作するという特性をもっており、上記従来の構成では
電源電圧が降下した場合、ＣＰＵシステムクロックの周
波数を低くすることは不可能であった。ＣＰＵシステム
クロックの周波数を低くすることが可能であれば、電源
電圧が降下しても半導体集積回路は動作速度が遅くなる
だけで誤動作は起こさない。
【０００５】本発明は上記従来の課題を解決するもの
で、半導体集積回路のＣＰＵシステムクロックを電源電
圧の降下に応じて自動的に変更することのできる半導体
装置を提供することを目的とする。
で、半導体集積回路のＣＰＵシステムクロックを電源電
圧の降下に応じて自動的に変更することのできる半導体
装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、半導体集積回路のシステムク
ロック発生回路に、自動的にＣＰＵシステムクロックの
周波数を変更可能にするための電源電圧検知回路を付加
した構成になっている。
に本発明の半導体装置は、半導体集積回路のシステムク
ロック発生回路に、自動的にＣＰＵシステムクロックの
周波数を変更可能にするための電源電圧検知回路を付加
した構成になっている。
【０００７】
【作用】上記構成により、半導体集積回路に電源電圧降
下が起こった場合でもシステムクロックが自動的に変化
し、半導体集積回路は誤動作を起こさない。
下が起こった場合でもシステムクロックが自動的に変化
し、半導体集積回路は誤動作を起こさない。
【０００８】
【実施例】図１は本発明の一実施例における半導体装置
のシステムクロック発生回路のブロック図であり、図２
の従来例と同一部分には同一番号を付し、説明を省略す
る。すなわち本発明の特徴は電源電圧検知回路９を付け
加えたことである。以下その動作を説明する。コンデン
サ１，２、発振子３が接続されている原発振回路４は発
振子３の発振周波数に応じた発振出力を分周回路５へ出
力する。分周回路５は原発振回路４の出力を分周し何種
類かの分周出力をＭＰＸ６へ出力する。レジスタ７には
任意のデータが設定可能であり、その設定データに応じ
た信号をＭＰＸ６へ出力する。この出力によりＭＰＸ６
は分周回路５からのどの分周出力を選択するか制御され
る。電源電圧検知回路９は電源電圧を随時監視してお
り、電源電圧が降下するとその電源電圧に応じた信号を
ＭＰＸ６へ出力する。この出力によりＭＰＸ６は、分周
回路５からの出力の選択を変更する（電源電圧が降下し
た場合は、周波数の低い出力信号を選択し電源電圧が元
にも戻った時は、元の出力信号を選択する）。ＭＰＸ６
はレジスタ７と電源電圧検知回路９の出力信号により制
御されるが、電源電圧検知回路９の出力信号によって優
先的に制御される。電源電圧検知回路９とレジスタ７の
出力により制御されたＭＰＸ６は、分周回路５からの分
周出力を一つ選択し、その選択信号をＣＰＵシステムク
ロック発生回路８へ出力する。ＣＰＵシステムクロック
発生回路８はＭＰＸ６からの信号を基にＣＰＵへのシス
テムクロックを発生する。この時何らかの原因で電源電
圧が降下すると、ＭＰＸ６は分周回路５からの出力の選
択を変更し、周波数の低い出力信号を選択する。そうす
るとＣＰＵシステムクロック発生回路８は電源電圧降下
前よりも低い周波数のＣＰＵシステムクロックを発生
し、半導体集積回路の動作速度を下げ、誤動作を防止す
る。以上のように本実施例によれば、半導体集積回路の
電源電圧が変動した場合、自動的にＣＰＵシステムクロ
ックの周波数を変更する事が可能になる。
のシステムクロック発生回路のブロック図であり、図２
の従来例と同一部分には同一番号を付し、説明を省略す
る。すなわち本発明の特徴は電源電圧検知回路９を付け
加えたことである。以下その動作を説明する。コンデン
サ１，２、発振子３が接続されている原発振回路４は発
振子３の発振周波数に応じた発振出力を分周回路５へ出
力する。分周回路５は原発振回路４の出力を分周し何種
類かの分周出力をＭＰＸ６へ出力する。レジスタ７には
任意のデータが設定可能であり、その設定データに応じ
た信号をＭＰＸ６へ出力する。この出力によりＭＰＸ６
は分周回路５からのどの分周出力を選択するか制御され
る。電源電圧検知回路９は電源電圧を随時監視してお
り、電源電圧が降下するとその電源電圧に応じた信号を
ＭＰＸ６へ出力する。この出力によりＭＰＸ６は、分周
回路５からの出力の選択を変更する（電源電圧が降下し
た場合は、周波数の低い出力信号を選択し電源電圧が元
にも戻った時は、元の出力信号を選択する）。ＭＰＸ６
はレジスタ７と電源電圧検知回路９の出力信号により制
御されるが、電源電圧検知回路９の出力信号によって優
先的に制御される。電源電圧検知回路９とレジスタ７の
出力により制御されたＭＰＸ６は、分周回路５からの分
周出力を一つ選択し、その選択信号をＣＰＵシステムク
ロック発生回路８へ出力する。ＣＰＵシステムクロック
発生回路８はＭＰＸ６からの信号を基にＣＰＵへのシス
テムクロックを発生する。この時何らかの原因で電源電
圧が降下すると、ＭＰＸ６は分周回路５からの出力の選
択を変更し、周波数の低い出力信号を選択する。そうす
るとＣＰＵシステムクロック発生回路８は電源電圧降下
前よりも低い周波数のＣＰＵシステムクロックを発生
し、半導体集積回路の動作速度を下げ、誤動作を防止す
る。以上のように本実施例によれば、半導体集積回路の
電源電圧が変動した場合、自動的にＣＰＵシステムクロ
ックの周波数を変更する事が可能になる。
【０００９】
【発明の効果】以上の実施例から明らかなように本発明
は、自動的にＣＰＵシステムクロックの周波数を変更可
能にするための電源電圧検知回路を付加した構成による
ので、半導体集積回路の電源電圧が変動した場合、自動
的にＣＰＵシステムクロックの周波数を変更する事がで
き、半導体集積回路の動作速度を制御して誤動作を防ぐ
信頼性の高い優れた半導体装置を提供できる。
は、自動的にＣＰＵシステムクロックの周波数を変更可
能にするための電源電圧検知回路を付加した構成による
ので、半導体集積回路の電源電圧が変動した場合、自動
的にＣＰＵシステムクロックの周波数を変更する事がで
き、半導体集積回路の動作速度を制御して誤動作を防ぐ
信頼性の高い優れた半導体装置を提供できる。
【図１】本発明の一実施例における半導体装置のシステ
ムクロック発生回路のブロック図
ムクロック発生回路のブロック図
【図２】従来の半導体装置のシステムクロック発生回路
のブロック図
のブロック図
１，２ コンデンサ ３ 発振子 ４ 原発振回路 ５ 分周回路 ６ マルチプレクサ（ＭＰＸ） ７ レジスタ ８ ＣＰＵシステムクロック発生回路 ９ 電源電圧検知回路
Claims (1)
- 【請求項１】半導体集積回路のシステムクロック発生回
路に自動的にＣＰＵシステムクロックの周波数を変更可
能にするための電源電圧検知回路を付加したことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164517A JPH064169A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164517A JPH064169A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064169A true JPH064169A (ja) | 1994-01-14 |
Family
ID=15794673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4164517A Pending JPH064169A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064169A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332699A (ja) * | 2000-05-25 | 2001-11-30 | Mitsubishi Electric Corp | 半導体集積装置および集積回路の電圧降下検出方法並びにその電圧降下補正方法 |
| US9698801B2 (en) | 2015-05-25 | 2017-07-04 | Fujitsu Limited | Phase locked loop circuit control device and control method of phase locked loop circuit |
-
1992
- 1992-06-23 JP JP4164517A patent/JPH064169A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332699A (ja) * | 2000-05-25 | 2001-11-30 | Mitsubishi Electric Corp | 半導体集積装置および集積回路の電圧降下検出方法並びにその電圧降下補正方法 |
| US9698801B2 (en) | 2015-05-25 | 2017-07-04 | Fujitsu Limited | Phase locked loop circuit control device and control method of phase locked loop circuit |
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