JPH075948A - コンピュータシステムおよびそのクロック制御方法 - Google Patents
コンピュータシステムおよびそのクロック制御方法Info
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- JPH075948A JPH075948A JP5168562A JP16856293A JPH075948A JP H075948 A JPH075948 A JP H075948A JP 5168562 A JP5168562 A JP 5168562A JP 16856293 A JP16856293 A JP 16856293A JP H075948 A JPH075948 A JP H075948A
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Abstract
(57)【要約】
【構成】 中央処理装置３０９と、中央処理装置の制御
下で動作するシステムロジック３０７と、周辺回路と、
周辺回路が必要とする周波数より低い周波数の水晶振動
子１００と、ＰＬＬ内蔵チップ３００とを備え、ＰＬＬ
内蔵チップは水晶発振器１０１と、分周回路３０２と、
周波数シンセサイザー３０３と、中央処理装置の指示に
より周波数シンセサイザーを制御し、さらにシステムロ
ジックと周辺回路へのクロックをオン／オフするクロッ
クＯＮ／ＯＦＦ回路３１４を制御する中央処理装置クロ
ック切り換えタイミング発生回路３１１とを有するコン
ピュータシステムおよびそのクロック制御方法。 【効果】 ＰＬＬ内蔵チップを使用することにより、コ
ンピュータシステムの消費電力を低減し、さらに発生す
るノイズを極めて低くし、電子回路の基板実装を簡素化
でき、クロックラインの信頼性を高くすることができ
る。
下で動作するシステムロジック３０７と、周辺回路と、
周辺回路が必要とする周波数より低い周波数の水晶振動
子１００と、ＰＬＬ内蔵チップ３００とを備え、ＰＬＬ
内蔵チップは水晶発振器１０１と、分周回路３０２と、
周波数シンセサイザー３０３と、中央処理装置の指示に
より周波数シンセサイザーを制御し、さらにシステムロ
ジックと周辺回路へのクロックをオン／オフするクロッ
クＯＮ／ＯＦＦ回路３１４を制御する中央処理装置クロ
ック切り換えタイミング発生回路３１１とを有するコン
ピュータシステムおよびそのクロック制御方法。 【効果】 ＰＬＬ内蔵チップを使用することにより、コ
ンピュータシステムの消費電力を低減し、さらに発生す
るノイズを極めて低くし、電子回路の基板実装を簡素化
でき、クロックラインの信頼性を高くすることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、中央処理装置（以下Ｃ
ＰＵと略す）と、その制御下で動作するシステムロジッ
クと、周辺回路とを備えるコンピュータシステムの構成
と、コンピュータシステムのクロック制御方法とに関す
る。
ＰＵと略す）と、その制御下で動作するシステムロジッ
クと、周辺回路とを備えるコンピュータシステムの構成
と、コンピュータシステムのクロック制御方法とに関す
る。
【０００２】
【従来技術およびその課題】大部分のパーソナルコンピ
ュータにおいて、ＣＰＵとシステムロジックとは、水晶
発振器によるクロックを源振として動作している。
ュータにおいて、ＣＰＵとシステムロジックとは、水晶
発振器によるクロックを源振として動作している。
【０００３】この水晶発振器を源振とする構成は、クロ
ック回路構造を簡単にするが、システムロジックのなか
には、クロック信号の周期変化を不適当とするクロック
入力もある。すなわち計時用クロックや、拡張されるＩ
／Ｏ用クロックなどである。
ック回路構造を簡単にするが、システムロジックのなか
には、クロック信号の周期変化を不適当とするクロック
入力もある。すなわち計時用クロックや、拡張されるＩ
／Ｏ用クロックなどである。
【０００４】従来は、このような機能を満足するため、
たとえば特公平４−１２８４２号公報に記載されている
ように、周波数シンセサイザーを用いて、低い水晶発振
器周波数を高くして、ＣＰＵのクロックとし、外部から
の指示により、ＣＰＵへのクロック周波数を変化させる
ことにより、システムの消費電力を少なくしている。
たとえば特公平４−１２８４２号公報に記載されている
ように、周波数シンセサイザーを用いて、低い水晶発振
器周波数を高くして、ＣＰＵのクロックとし、外部から
の指示により、ＣＰＵへのクロック周波数を変化させる
ことにより、システムの消費電力を少なくしている。
【０００５】クロック信号の周期変化を不適当とするク
ロック入力に対しては、低い水晶発振器周波数を分周回
路に入力し、適当な周波数出力を使用する。
ロック入力に対しては、低い水晶発振器周波数を分周回
路に入力し、適当な周波数出力を使用する。
【０００６】従来の構成を実行する場合、ＣＰＵクロッ
クなどは周波数が高く、水晶発振器と周波数シンセサイ
ザーへの距離は最短にする必要がある。またさらに水晶
発振器の出力段には、周波数を補償するため駆動能力の
高いバッファを使用する必要がある。
クなどは周波数が高く、水晶発振器と周波数シンセサイ
ザーへの距離は最短にする必要がある。またさらに水晶
発振器の出力段には、周波数を補償するため駆動能力の
高いバッファを使用する必要がある。
【０００７】同じように周波数シンセサイザーとＣＰＵ
間も同じことがいえ、両者の間は最短距離にする必要が
ある。水晶発振器と周波数シンセサイザーや、分周回路
や、ＣＰＵや、システムロジックなどは、それぞれ独立
した半導体集積回路チップで構成している。これらの半
導体集積回路チップは、クロック信号のやりとりが多
く、すべて至近距離に実装しなければならない。
間も同じことがいえ、両者の間は最短距離にする必要が
ある。水晶発振器と周波数シンセサイザーや、分周回路
や、ＣＰＵや、システムロジックなどは、それぞれ独立
した半導体集積回路チップで構成している。これらの半
導体集積回路チップは、クロック信号のやりとりが多
く、すべて至近距離に実装しなければならない。
【０００８】これは電子回路をプリント基板に実装する
ことを複雑にし、実装された電子部品から発生するノイ
ズを大きくし、システムの消費電力を大きくする。
ことを複雑にし、実装された電子部品から発生するノイ
ズを大きくし、システムの消費電力を大きくする。
【０００９】ここで図３と図４を参照して、従来のＣＰ
Ｕとシステムロジック、周辺回路に与えられるクロック
信号の制御を説明する。まずは図３の回路図を用いて構
成を説明する。
Ｕとシステムロジック、周辺回路に与えられるクロック
信号の制御を説明する。まずは図３の回路図を用いて構
成を説明する。
【００１０】図３に示すように、水晶振動子１００と水
晶発振器１０１とを接続し、水晶発振器１０１の出力で
ある源振１０２は周波数シンセサイザー・分周回路１０
３に入力する。
晶発振器１０１とを接続し、水晶発振器１０１の出力で
ある源振１０２は周波数シンセサイザー・分周回路１０
３に入力する。
【００１１】周波数シンセサイザー・分周回路１０３の
出力であるクロック入力１０５は、ＣＰＵ１０７に入力
する。
出力であるクロック入力１０５は、ＣＰＵ１０７に入力
する。
【００１２】周波数シンセサイザー・分周回路１０３の
出力である固定クロック１０６は、ＣＰＵ周辺回路（図
示せず）に接続する。
出力である固定クロック１０６は、ＣＰＵ周辺回路（図
示せず）に接続する。
【００１３】ＣＰＵ１０７から出力されたアドレスバス
１０８とステータス信号１０９は、ＣＰＵクロック切り
換えタイミング発生回路１１０に接続する。
１０８とステータス信号１０９は、ＣＰＵクロック切り
換えタイミング発生回路１１０に接続する。
【００１４】ＣＰＵクロック切り換えタイミング発生回
路１１０から出力された周波数選択信号１０４は、周波
数シンセサイザー・分周回路１０３に接続した構成にな
っている。
路１１０から出力された周波数選択信号１０４は、周波
数シンセサイザー・分周回路１０３に接続した構成にな
っている。
【００１５】図３に示す構成では、水晶振動子１００と
水晶発振器１０１によって、ＣＰＵ１０７が必要とする
クロック入力１０５より低い周波数の源振１０２を、周
波数シンセサイザー・分周回路１０３に入力し、ＣＰＵ
クロック切り換えタイミング発生回路１１０より、発生
する周波数選択信号１０４によりＣＰＵ１０７のクロッ
ク入力１０５を変化させ、ＣＰＵ１０７の消費電力を制
御するものである。
水晶発振器１０１によって、ＣＰＵ１０７が必要とする
クロック入力１０５より低い周波数の源振１０２を、周
波数シンセサイザー・分周回路１０３に入力し、ＣＰＵ
クロック切り換えタイミング発生回路１１０より、発生
する周波数選択信号１０４によりＣＰＵ１０７のクロッ
ク入力１０５を変化させ、ＣＰＵ１０７の消費電力を制
御するものである。
【００１６】周波数シンセサイザー・分周回路１０３
は、源振１０２の周波数より高いクロック入力１０５を
生成することが可能である。そして、周波数選択信号１
０４の状態により、クロック入力１０５を変化させるこ
とも可能である。
は、源振１０２の周波数より高いクロック入力１０５を
生成することが可能である。そして、周波数選択信号１
０４の状態により、クロック入力１０５を変化させるこ
とも可能である。
【００１７】周波数シンセサイザー・分周回路１０３か
ら出力する固定クロック１０６は、周波数シンセサイザ
ー・分周回路１０３にて源振１０２を分周した出力であ
り、ＣＰＵ１０７の周辺回路に対してのクロックとして
使用する。この固定クロック１０６は周波数選択信号１
０４には影響を受けない。
ら出力する固定クロック１０６は、周波数シンセサイザ
ー・分周回路１０３にて源振１０２を分周した出力であ
り、ＣＰＵ１０７の周辺回路に対してのクロックとして
使用する。この固定クロック１０６は周波数選択信号１
０４には影響を受けない。
【００１８】ＣＰＵクロック切り換えタイミング発生回
路１１０は、ＣＰＵ１０７より出力されるアドレスバス
１０８と、ＣＰＵ１０７命令実行時に出力されるステー
タス信号１０９とによって、ＣＰＵ１０７よりＣＰＵク
ロックの切り換えの指示を受け、周波数選択信号１０４
を変化させることにより周波数シンセサイザー・分周回
路１０３を制御する。
路１１０は、ＣＰＵ１０７より出力されるアドレスバス
１０８と、ＣＰＵ１０７命令実行時に出力されるステー
タス信号１０９とによって、ＣＰＵ１０７よりＣＰＵク
ロックの切り換えの指示を受け、周波数選択信号１０４
を変化させることにより周波数シンセサイザー・分周回
路１０３を制御する。
【００１９】なおこのＣＰＵクロック切り換えタイミン
グ発生回路１１０は、ゲートアレイなどで構成されてい
る。
グ発生回路１１０は、ゲートアレイなどで構成されてい
る。
【００２０】ＣＰＵクロック切り換えタイミング発生回
路１１０は、アドレスバス１０８やＣＰＵ１０７命令実
行時に出力されるステータス信号１０９により、単純に
周波数選択信号１０４の状態を変化させるだけのもので
ある。
路１１０は、アドレスバス１０８やＣＰＵ１０７命令実
行時に出力されるステータス信号１０９により、単純に
周波数選択信号１０４の状態を変化させるだけのもので
ある。
【００２１】つぎに図４の回路図を用いて、図３の構成
と異なる従来例の構成を説明する。
と異なる従来例の構成を説明する。
【００２２】図４に示すように、水晶振動子１００と水
晶発振器１０１とを接続し、水晶発振器１０１の出力で
ある源振２００は分周回路２０１とシステムロジック２
０２とに接続する。
晶発振器１０１とを接続し、水晶発振器１０１の出力で
ある源振２００は分周回路２０１とシステムロジック２
０２とに接続する。
【００２３】システムロジック２０２の出力であるクロ
ック入力２０３は、ＣＰＵ２０４に接続する。
ック入力２０３は、ＣＰＵ２０４に接続する。
【００２４】ＣＰＵ２０４の出力であるアドレスバス２
０７とステータス信号２０６とは、システムロジック２
０２に接続する。
０７とステータス信号２０６とは、システムロジック２
０２に接続する。
【００２５】さらに分周回路２０１の出力である固定ク
ロック２０５は、周辺回路（図示せず）に接続する構成
になっている。
ロック２０５は、周辺回路（図示せず）に接続する構成
になっている。
【００２６】図４に示す構成は、水晶振動子１００と水
晶発振器１０１により、源振２００を得るが、図３の源
振１０２に比べて、周波数はＣＰＵ２０４の最高動作周
波数に等しくなるためのものでなければならない。
晶発振器１０１により、源振２００を得るが、図３の源
振１０２に比べて、周波数はＣＰＵ２０４の最高動作周
波数に等しくなるためのものでなければならない。
【００２７】源振２００はシステムロジック２０２に入
力し、そして源振２００はシステムロジック２０２の内
部に内蔵する分周回路で分周され、ＣＰＵ２０４のクロ
ック入力２０３となる。
力し、そして源振２００はシステムロジック２０２の内
部に内蔵する分周回路で分周され、ＣＰＵ２０４のクロ
ック入力２０３となる。
【００２８】クロック入力２０３は、ＣＰＵ２０４より
出力されるアドレスバス２０７と、ＣＰＵ２０４命令実
行時に出力されるステータス信号２０６とにより、シス
テムロジック２０２の中で源振２００を分周する。その
結果としてＣＰＵ２０４のクロック入力２０３の変化に
より、ＣＰＵ２０４の消費電力を制御する。
出力されるアドレスバス２０７と、ＣＰＵ２０４命令実
行時に出力されるステータス信号２０６とにより、シス
テムロジック２０２の中で源振２００を分周する。その
結果としてＣＰＵ２０４のクロック入力２０３の変化に
より、ＣＰＵ２０４の消費電力を制御する。
【００２９】源振２００は分周回路２０１にも入力さ
れ、分周回路２０１から出力される固定クロック２０５
は、源振２００を分周した出力で、ＣＰＵ２０４の周辺
回路に対してのクロックとして使用する。
れ、分周回路２０１から出力される固定クロック２０５
は、源振２００を分周した出力で、ＣＰＵ２０４の周辺
回路に対してのクロックとして使用する。
【００３０】システムロジック２０２は、ＣＰＵクロッ
ク分周回路を内蔵しなければならない。そして、ＣＰＵ
２０４に対しては、クロックの制御により消費電力を少
なくできるが、システムロジック２０２内で源振２００
を分周する図４に示す回路では、常に分周するための回
路に流れる電流で、全体から見た消費電力の削減はでき
ない。
ク分周回路を内蔵しなければならない。そして、ＣＰＵ
２０４に対しては、クロックの制御により消費電力を少
なくできるが、システムロジック２０２内で源振２００
を分周する図４に示す回路では、常に分周するための回
路に流れる電流で、全体から見た消費電力の削減はでき
ない。
【００３１】図３の構成では水晶振動子１００の周波数
は低くて良く、この回路ブロック全体の消費電力も少な
くみえるが、水晶発振器１０１から周波数シンセサイザ
ー・分周回路１０３へ源振１０２を駆動するために、水
晶発振器１０１の出力にはバッファが必要になり、消費
電力を大きくする原因となる。
は低くて良く、この回路ブロック全体の消費電力も少な
くみえるが、水晶発振器１０１から周波数シンセサイザ
ー・分周回路１０３へ源振１０２を駆動するために、水
晶発振器１０１の出力にはバッファが必要になり、消費
電力を大きくする原因となる。
【００３２】言い替えればノイズ発生の原因ともなり、
これらの電子部品のプリント基板上の実装位置には、ノ
イズが発生しないように充分な注意が必要である。
これらの電子部品のプリント基板上の実装位置には、ノ
イズが発生しないように充分な注意が必要である。
【００３３】図４の構成では源振２００は、ＣＰＵ２０
４が最高動作周波数になる値であるから、図３の構成に
比べると、さらに消費電力が大きく、ノイズに対しても
不利である。これらの電子部品のプリント基板上の実装
位置には、さらにノイズに対する充分な注意が必要であ
る。しかも、消費電力が大きいことは、熱の発生にもつ
ながり、機構設計や外装設計に制約が発生する。
４が最高動作周波数になる値であるから、図３の構成に
比べると、さらに消費電力が大きく、ノイズに対しても
不利である。これらの電子部品のプリント基板上の実装
位置には、さらにノイズに対する充分な注意が必要であ
る。しかも、消費電力が大きいことは、熱の発生にもつ
ながり、機構設計や外装設計に制約が発生する。
【００３４】図３、図４に示すＣＰＵ１０７やＣＰＵ２
０４に対しては、クロック入力の変化を制御する回路が
必ず必要で、システムを構築する毎に対応しなければな
らない。
０４に対しては、クロック入力の変化を制御する回路が
必ず必要で、システムを構築する毎に対応しなければな
らない。
【００３５】さらに、図３と図４に示すＣＰＵやシステ
ムロジックや周辺回路のクロック制御だけではコンピュ
ータシステムの電力を節約したとはいえなく、いくつか
の新しい節電回路を追加するにあたって、従来の構成で
は不利なことはあきらかである。
ムロジックや周辺回路のクロック制御だけではコンピュ
ータシステムの電力を節約したとはいえなく、いくつか
の新しい節電回路を追加するにあたって、従来の構成で
は不利なことはあきらかである。
【００３６】
【発明の目的】本発明の目的は、ＣＰＵや、システムロ
ジックや、周辺回路に対してのクロックを、低消費電
力、低ノイズで安定供給することが可能なコンピュータ
システムおよびそのクロック制御方法を提供することで
ある。
ジックや、周辺回路に対してのクロックを、低消費電
力、低ノイズで安定供給することが可能なコンピュータ
システムおよびそのクロック制御方法を提供することで
ある。
【００３７】
【課題を解決するための手段】上記目的を達成するため
本発明のコンピュータシステムおよびそのクロック制御
方法は、下記記載の手段を採用する。
本発明のコンピュータシステムおよびそのクロック制御
方法は、下記記載の手段を採用する。
【００３８】本発明のコンピュータシステムは、中央処
理装置と、中央処理装置の制御下で動作するシステムロ
ジックと、周辺回路と、周辺回路が必要とする周波数よ
り低い周波数の水晶振動子と、ＰＬＬ内蔵チップとを備
え、ＰＬＬ内蔵チップは水晶発振器と、分周回路と、周
波数シンセサイザーと、中央処理装置の指示により周波
数シンセサイザーを制御し、さらにシステムロジックと
周辺回路へのクロックをオン／オフするクロックＯＮ／
ＯＦＦ回路を制御する中央処理装置クロック切り換えタ
イミング発生回路とを有することを特徴とする。
理装置と、中央処理装置の制御下で動作するシステムロ
ジックと、周辺回路と、周辺回路が必要とする周波数よ
り低い周波数の水晶振動子と、ＰＬＬ内蔵チップとを備
え、ＰＬＬ内蔵チップは水晶発振器と、分周回路と、周
波数シンセサイザーと、中央処理装置の指示により周波
数シンセサイザーを制御し、さらにシステムロジックと
周辺回路へのクロックをオン／オフするクロックＯＮ／
ＯＦＦ回路を制御する中央処理装置クロック切り換えタ
イミング発生回路とを有することを特徴とする。
【００３９】本発明のコンピュータシステムは、ＰＬＬ
内蔵チップを構成する水晶発振器と、分周回路と、周波
数シンセサイザーと、クロックＯＮ／ＯＦＦ回路と、中
央処理装置クロック切り換えタイミング発生回路とを同
一の半導体集積回路に集積することを特徴とする。
内蔵チップを構成する水晶発振器と、分周回路と、周波
数シンセサイザーと、クロックＯＮ／ＯＦＦ回路と、中
央処理装置クロック切り換えタイミング発生回路とを同
一の半導体集積回路に集積することを特徴とする。
【００４０】本発明のコンピュータシステムは、中央処
理装置と、中央処理装置の制御下で動作するシステムロ
ジックと、周辺回路と、周辺回路が必要とする周波数よ
り低い周波数の水晶振動子と、ＰＬＬ内蔵チップとを備
え、ＰＬＬ内蔵チップは水晶発振器と、分周回路と、第
１の周波数シンセサイザーと、第２の周波数シンセサイ
ザーと、中央処理装置の指示により第１の周波数シンセ
サイザーを制御し、さらにシステムロジックと周辺回路
へのクロックをオン／オフするクロックＯＮ／ＯＦＦ回
路を制御する中央処理装置クロック切り換えタイミング
発生回路とを有することを特徴とする。
理装置と、中央処理装置の制御下で動作するシステムロ
ジックと、周辺回路と、周辺回路が必要とする周波数よ
り低い周波数の水晶振動子と、ＰＬＬ内蔵チップとを備
え、ＰＬＬ内蔵チップは水晶発振器と、分周回路と、第
１の周波数シンセサイザーと、第２の周波数シンセサイ
ザーと、中央処理装置の指示により第１の周波数シンセ
サイザーを制御し、さらにシステムロジックと周辺回路
へのクロックをオン／オフするクロックＯＮ／ＯＦＦ回
路を制御する中央処理装置クロック切り換えタイミング
発生回路とを有することを特徴とする。
【００４１】本発明のコンピュータシステムにおいて
は、ＰＬＬ内蔵チップを構成する水晶発振器と、分周回
路と、第１の周波数シンセサイザーと、第２の周波数シ
ンセサイザーと、クロックＯＮ／ＯＦＦ回路と、中央処
理装置クロック切り換えタイミング発生回路とを同一の
半導体集積回路に集積することを特徴とするコンピュー
タシステム。
は、ＰＬＬ内蔵チップを構成する水晶発振器と、分周回
路と、第１の周波数シンセサイザーと、第２の周波数シ
ンセサイザーと、クロックＯＮ／ＯＦＦ回路と、中央処
理装置クロック切り換えタイミング発生回路とを同一の
半導体集積回路に集積することを特徴とするコンピュー
タシステム。
【００４２】本発明のコンピュータシステムのクロック
制御方法においては、中央処理装置の指示によりＰＬＬ
内蔵チップの中央処理装置クロック切り換えタイミング
発生回路のタイマー回路の制御により、中央処理装置と
システムロジックと周辺回路へのクロックをオン／オフ
制御することを特徴とする。
制御方法においては、中央処理装置の指示によりＰＬＬ
内蔵チップの中央処理装置クロック切り換えタイミング
発生回路のタイマー回路の制御により、中央処理装置と
システムロジックと周辺回路へのクロックをオン／オフ
制御することを特徴とする。
【００４３】本発明のコンピュータシステムのクロック
制御方法においては、中央処理装置のアイドル状態を検
出し、中央処理装置クロック切り換えタイミング発生回
路にて周波数シンセサイザーの周波数を変えることによ
り、中央処理装置とシステムロジックの周波数を低下さ
せることを特徴とする。
制御方法においては、中央処理装置のアイドル状態を検
出し、中央処理装置クロック切り換えタイミング発生回
路にて周波数シンセサイザーの周波数を変えることによ
り、中央処理装置とシステムロジックの周波数を低下さ
せることを特徴とする。
【００４４】本発明のコンピュータシステムのクロック
制御方法においては、第２の周波数シンセサイザーの出
力を分周回路に出力することにより、システムロジック
と周辺回路とが必要とする周波数と、分周回路の出力の
周波数とを合わせ込むことを特徴とする。
制御方法においては、第２の周波数シンセサイザーの出
力を分周回路に出力することにより、システムロジック
と周辺回路とが必要とする周波数と、分周回路の出力の
周波数とを合わせ込むことを特徴とする。
【００４５】
【実施例】以下図１と図２を使用して本発明の実施例に
おけるコンピュータシステムを説明する。
おけるコンピュータシステムを説明する。
【００４６】まず図１を用いて本発明の第１の実施例に
おけるコンピュータシステムの構成を説明する。
おけるコンピュータシステムの構成を説明する。
【００４７】図１の点線で囲んだＰＬＬ内蔵チップ３０
０は、水晶振動子１００と接続し、ＰＬＬ内蔵チップ３
００の出力である第１のクロック３１６は、ＣＰＵ３０
９とシステムロジック３０７とに接続する。
０は、水晶振動子１００と接続し、ＰＬＬ内蔵チップ３
００の出力である第１のクロック３１６は、ＣＰＵ３０
９とシステムロジック３０７とに接続する。
【００４８】ＰＬＬ内蔵チップ３００の出力である第２
のクロック３１７と第３のクロック３１８とは、システ
ムロジック３０７に接続し、ＰＬＬ内蔵チップ３００の
出力である第４のクロック３１９は周辺回路（図示せ
ず）に接続する。
のクロック３１７と第３のクロック３１８とは、システ
ムロジック３０７に接続し、ＰＬＬ内蔵チップ３００の
出力である第４のクロック３１９は周辺回路（図示せ
ず）に接続する。
【００４９】ＣＰＵ３０９の出力であるＣＰＵステータ
ス信号３１０は、ＰＬＬ内蔵チップ３００に接続する。
さらに、ＣＰＵ３０９の出力であるアドレスバス３０８
は、ＰＬＬ内蔵チップ３００とシステムロジック３０７
とに接続している。
ス信号３１０は、ＰＬＬ内蔵チップ３００に接続する。
さらに、ＣＰＵ３０９の出力であるアドレスバス３０８
は、ＰＬＬ内蔵チップ３００とシステムロジック３０７
とに接続している。
【００５０】図１の点線で囲んだＰＬＬ内蔵チップ３０
０の内部の構成は、低い周波数の水晶振動子１００と接
続する水晶発振器１０１と、その水晶発振器１０１の出
力であるクロックライン３０１で接続する周波数シンセ
サイザー３０３と、分周回路３０２と、ＣＰＵクロック
切り換えタイミング発生回路３１１とを内蔵する。
０の内部の構成は、低い周波数の水晶振動子１００と接
続する水晶発振器１０１と、その水晶発振器１０１の出
力であるクロックライン３０１で接続する周波数シンセ
サイザー３０３と、分周回路３０２と、ＣＰＵクロック
切り換えタイミング発生回路３１１とを内蔵する。
【００５１】このＣＰＵクロック切り換えタイミング発
生回路３１１は、ＣＰＵ３０９から出力するアドレスバ
ス３０８とＣＰＵステータス信号３１０とを入力し、Ｃ
ＰＵ３０９からの命令実行により周波数選択信号３１２
を変化させて、周波数シンセサイザー３０３を制御した
り、ＣＰＵ３０９よりの設定可能なタイマー機能をも
ち、さらにＣＰＵ３０９のアイドル状態検出可能な回路
を備えている。
生回路３１１は、ＣＰＵ３０９から出力するアドレスバ
ス３０８とＣＰＵステータス信号３１０とを入力し、Ｃ
ＰＵ３０９からの命令実行により周波数選択信号３１２
を変化させて、周波数シンセサイザー３０３を制御した
り、ＣＰＵ３０９よりの設定可能なタイマー機能をも
ち、さらにＣＰＵ３０９のアイドル状態検出可能な回路
を備えている。
【００５２】そしてＰＬＬ内蔵チップ３００は、周波数
シンセサイザー３０３から出力する第５のクロック３０
４と、分周回路３０２から出力される第６のクロック３
０５と第７のクロック３０６と第８のクロック３１３の
信号をクロックＯＮ／ＯＦＦ回路３１４に接続する。
シンセサイザー３０３から出力する第５のクロック３０
４と、分周回路３０２から出力される第６のクロック３
０５と第７のクロック３０６と第８のクロック３１３の
信号をクロックＯＮ／ＯＦＦ回路３１４に接続する。
【００５３】このクロックＯＮ／ＯＦＦ回路３１４の制
御線として、ＣＰＵクロック切り換えタイミング発生回
路３１１からクロックＯＮ／ＯＦＦ制御３１５が、クロ
ックＯＮ／ＯＦＦ回路３１４に接続する。
御線として、ＣＰＵクロック切り換えタイミング発生回
路３１１からクロックＯＮ／ＯＦＦ制御３１５が、クロ
ックＯＮ／ＯＦＦ回路３１４に接続する。
【００５４】クロックＯＮ／ＯＦＦ回路３１４からは、
第１のクロック３１６、第２のクロック３１７、第３の
クロック３１８、第４のクロック３１９が出力してい
る。
第１のクロック３１６、第２のクロック３１７、第３の
クロック３１８、第４のクロック３１９が出力してい
る。
【００５５】水晶振動子１００はＰＬＬ内蔵チップ３０
０内の水晶発振器１０１に接続し、水晶振動子１００と
水晶発振器１０１とでクロック源を発生し、クロックラ
イン３０１にその周波数のクロックパルスを出力するも
のである。
０内の水晶発振器１０１に接続し、水晶振動子１００と
水晶発振器１０１とでクロック源を発生し、クロックラ
イン３０１にその周波数のクロックパルスを出力するも
のである。
【００５６】ＰＬＬ内蔵チップ３００内の周波数シンセ
サイザー３０３からの出力信号である第５のクロック３
０４は、クロックＯＮ／ＯＦＦ回路３１４を経由して、
第１のクロック３１６となる。そしてこの第１のクロッ
ク３１６は、ＣＰＵ３０９とシステムロジック３０７と
に接続している。
サイザー３０３からの出力信号である第５のクロック３
０４は、クロックＯＮ／ＯＦＦ回路３１４を経由して、
第１のクロック３１６となる。そしてこの第１のクロッ
ク３１６は、ＣＰＵ３０９とシステムロジック３０７と
に接続している。
【００５７】ＰＬＬ内蔵チップ３００内の分周回路３０
２からの出力信号である第６のクロック３０５と第７の
クロック３０６とは、クロックＯＮ／ＯＦＦ回路３１４
を経由して、第２のクロック３１７と第３のクロック３
１８となる。そしてこの第２のクロック３１７と第３の
クロック３１８とは、システムロジック３０７に接続す
る。
２からの出力信号である第６のクロック３０５と第７の
クロック３０６とは、クロックＯＮ／ＯＦＦ回路３１４
を経由して、第２のクロック３１７と第３のクロック３
１８となる。そしてこの第２のクロック３１７と第３の
クロック３１８とは、システムロジック３０７に接続す
る。
【００５８】その他の分周回路３０２の出力信号である
第８のクロック３１３も、クロックＯＮ／ＯＦＦ回路３
１４を経由して、第４のクロック３１９となる。そして
この第４のクロック３１９は、周辺回路のクロック入力
に接続する。
第８のクロック３１３も、クロックＯＮ／ＯＦＦ回路３
１４を経由して、第４のクロック３１９となる。そして
この第４のクロック３１９は、周辺回路のクロック入力
に接続する。
【００５９】第５のクロック３０４と第６のクロック３
０５と第７のクロック３０６と第８のクロック３１３と
は、ＣＰＵクロック切り換えタイミング発生回路３１１
からのクロックＯＮ／ＯＦＦ制御３１５により、ＯＮ／
ＯＦＦ制御される。
０５と第７のクロック３０６と第８のクロック３１３と
は、ＣＰＵクロック切り換えタイミング発生回路３１１
からのクロックＯＮ／ＯＦＦ制御３１５により、ＯＮ／
ＯＦＦ制御される。
【００６０】つぎに図１に示す構成の動作を説明する。
水晶振動子１００と、ＰＬＬ内蔵チップ３００内の水晶
発振器１０１とでクロック源を発生する。そして、クロ
ックライン３０１を介して周波数シンセサイザー３０３
と分周回路３０２とにクロック源を伝える。
水晶振動子１００と、ＰＬＬ内蔵チップ３００内の水晶
発振器１０１とでクロック源を発生する。そして、クロ
ックライン３０１を介して周波数シンセサイザー３０３
と分周回路３０２とにクロック源を伝える。
【００６１】このクロック源を分周回路３０２において
は、システムロジック３０７で要求される第６のクロッ
ク３０５と第７のクロック３０６とに分周し、周波数選
択信号３１２の変化に関係なく、クロックＯＮ／ＯＦＦ
回路３１４を経由し、第２のクロック３１７と第３のク
ロック３１８としてシステムロジック３０７内の計時回
路や、常に一定であるＩ／Ｏバスライン用のクロックに
使用する。
は、システムロジック３０７で要求される第６のクロッ
ク３０５と第７のクロック３０６とに分周し、周波数選
択信号３１２の変化に関係なく、クロックＯＮ／ＯＦＦ
回路３１４を経由し、第２のクロック３１７と第３のク
ロック３１８としてシステムロジック３０７内の計時回
路や、常に一定であるＩ／Ｏバスライン用のクロックに
使用する。
【００６２】分周回路３０２からその他の出力信号であ
る第８のクロック３１３があり、この第８のクロック３
１３はクロックＯＮ／ＯＦＦ回路３１４を経由し、第４
のクロック３１９として周辺回路のクロック入力に接続
される。
る第８のクロック３１３があり、この第８のクロック３
１３はクロックＯＮ／ＯＦＦ回路３１４を経由し、第４
のクロック３１９として周辺回路のクロック入力に接続
される。
【００６３】分周回路３０２から出力される第６のクロ
ック３０５と第７のクロック３０６と第８のクロック３
１３とは、周波数シンセサイザー３０３から出力される
第５のクロック３０４と違い、常に一定の周波数であ
る。
ック３０５と第７のクロック３０６と第８のクロック３
１３とは、周波数シンセサイザー３０３から出力される
第５のクロック３０４と違い、常に一定の周波数であ
る。
【００６４】第２のクロック３１７、第３のクロック３
１８、第４のクロック３１９は、クロックＯＮ／ＯＦＦ
制御３１５により、それぞれ独立に第６のクロック３０
５、第７のクロック３０６、第８のクロック３１３を、
クロックＯＮ／ＯＦＦ回路３１４にて処理したものであ
る。
１８、第４のクロック３１９は、クロックＯＮ／ＯＦＦ
制御３１５により、それぞれ独立に第６のクロック３０
５、第７のクロック３０６、第８のクロック３１３を、
クロックＯＮ／ＯＦＦ回路３１４にて処理したものであ
る。
【００６５】ＣＰＵ３０９の命令実行により、アドレス
バス３０８とＣＰＵステータス信号３１０にて、ＣＰＵ
クロック切り換えタイミング発生回路３１１にＯＦＦタ
イマー値として設定する。
バス３０８とＣＰＵステータス信号３１０にて、ＣＰＵ
クロック切り換えタイミング発生回路３１１にＯＦＦタ
イマー値として設定する。
【００６６】そして、ＣＰＵ３０９からの命令実行によ
りＣＰＵクロック切り換えタイミング発生回路３１１の
内蔵タイマーがスタートし、時間経過によりＯＦＦタイ
マー値に達すると、クロックＯＮ／ＯＦＦ制御３１５に
より、それぞれ独立に第６のクロック３０５、第７のク
ロック３０６、第８のクロック３１３をＯＮ／ＯＦＦす
る。
りＣＰＵクロック切り換えタイミング発生回路３１１の
内蔵タイマーがスタートし、時間経過によりＯＦＦタイ
マー値に達すると、クロックＯＮ／ＯＦＦ制御３１５に
より、それぞれ独立に第６のクロック３０５、第７のク
ロック３０６、第８のクロック３１３をＯＮ／ＯＦＦす
る。
【００６７】ＣＰＵクロック切り換えタイミング発生回
路３１１はそのほかにＣＰＵ３０９の命令実行によっ
て、アドレスバス３０８とＣＰＵステータス信号３１０
とにて与えられた指示により周波数選択信号３１２を変
化させ、周波数シンセサイザー３０３の周波数を変える
ことが可能である。
路３１１はそのほかにＣＰＵ３０９の命令実行によっ
て、アドレスバス３０８とＣＰＵステータス信号３１０
とにて与えられた指示により周波数選択信号３１２を変
化させ、周波数シンセサイザー３０３の周波数を変える
ことが可能である。
【００６８】その周波数シンセサイザー３０３の出力で
ある第５のクロック３０４は、クロックＯＮ／ＯＦＦ回
路３１４を経由して、第１のクロック３１６にて、ＣＰ
Ｕ３０９とシステムロジック３０７との消費電力を低く
する。
ある第５のクロック３０４は、クロックＯＮ／ＯＦＦ回
路３１４を経由して、第１のクロック３１６にて、ＣＰ
Ｕ３０９とシステムロジック３０７との消費電力を低く
する。
【００６９】さらにＣＰＵクロック切り換えタイミング
発生回路３１１は、ＣＰＵ３０９のの発生するアドレス
バス３０８とＣＰＵステータス信号３１０とを用いてＣ
ＰＵ３０９のアイドル状態を監視する。
発生回路３１１は、ＣＰＵ３０９のの発生するアドレス
バス３０８とＣＰＵステータス信号３１０とを用いてＣ
ＰＵ３０９のアイドル状態を監視する。
【００７０】アイドル状態を検出するとＣＰＵクロック
切り換えタイミング発生回路３１１は、周波数選択信号
３１２を変化させ、周波数シンセサイザー３０３の周波
数を変えることが可能である。
切り換えタイミング発生回路３１１は、周波数選択信号
３１２を変化させ、周波数シンセサイザー３０３の周波
数を変えることが可能である。
【００７１】その周波数シンセサイザー３０３の出力で
ある第５のクロック３０４は、クロックＯＮ／ＯＦＦ回
路３１４を経由して、第１のクロック３１６により、Ｃ
ＰＵ３０９とシステムロジック３０７との消費電力を低
くする。
ある第５のクロック３０４は、クロックＯＮ／ＯＦＦ回
路３１４を経由して、第１のクロック３１６により、Ｃ
ＰＵ３０９とシステムロジック３０７との消費電力を低
くする。
【００７２】ここで言うＣＰＵのアイドル状態とは、Ｃ
ＰＵクロック周波数を落としても性能に影響ない状態の
ことをいう。
ＰＵクロック周波数を落としても性能に影響ない状態の
ことをいう。
【００７３】第５のクロック３０４もＣＰＵクロック切
り換えタイミング発生回路３１１内部のタイマーによ
り、クロックＯＮ／ＯＦＦ制御３１５にて独立にＯＮ／
ＯＦＦされる。
り換えタイミング発生回路３１１内部のタイマーによ
り、クロックＯＮ／ＯＦＦ制御３１５にて独立にＯＮ／
ＯＦＦされる。
【００７４】この説明のようにＣＰＵクロック切り換え
タイミング発生回路３１１は、クロックＯＮ／ＯＦＦ回
路３１４の制御のためのクロックＯＮ／ＯＦＦ制御３１
５のタイマー機能の発生と、周波数シンセサイザー３０
３を制御のための周波数選択信号３１２の発生と、ＣＰ
Ｕ３０９のアイドル状態の検出という機能を行う。
タイミング発生回路３１１は、クロックＯＮ／ＯＦＦ回
路３１４の制御のためのクロックＯＮ／ＯＦＦ制御３１
５のタイマー機能の発生と、周波数シンセサイザー３０
３を制御のための周波数選択信号３１２の発生と、ＣＰ
Ｕ３０９のアイドル状態の検出という機能を行う。
【００７５】これらの機能を持ち、同一の半導体集積回
路チップに集積したＰＬＬ内蔵チップ３００は、ＣＰＵ
３０９とシステムロジック３０７の近くに実装でき、ス
ピードの要求される条件を満足し、各動作クロックの出
力は最低のドライブ能力で済み、しかも個々のクロック
をドライブするゲートも最低の数で済む。
路チップに集積したＰＬＬ内蔵チップ３００は、ＣＰＵ
３０９とシステムロジック３０７の近くに実装でき、ス
ピードの要求される条件を満足し、各動作クロックの出
力は最低のドライブ能力で済み、しかも個々のクロック
をドライブするゲートも最低の数で済む。
【００７６】つぎに本発明の他の実施例におけるコンピ
ュータシステムの構成を、図２の回路図を用いて説明す
る。
ュータシステムの構成を、図２の回路図を用いて説明す
る。
【００７７】図２は図１のＰＬＬ内蔵チップ３００の内
部構成を示し、水晶発振器１０１と分周回路３０２との
間に第２の周波数シンセサイザー４００を追加したもの
である。
部構成を示し、水晶発振器１０１と分周回路３０２との
間に第２の周波数シンセサイザー４００を追加したもの
である。
【００７８】よって第１のクロックライン４０２は、第
１の周波数シンセサイザー４０３と第２の周波数シンセ
サイザー４００とに接続する。
１の周波数シンセサイザー４０３と第２の周波数シンセ
サイザー４００とに接続する。
【００７９】第２の周波数シンセサイザー４００の出力
である第２のクロックライン４０１は、分周回路３０２
に接続する。
である第２のクロックライン４０１は、分周回路３０２
に接続する。
【００８０】分周回路３０２の出力である第６のクロッ
ク３０５と第７のクロック３０６と第８のクロック３１
３とは、図１と同じであり、第１の周波数シンセサイザ
ー４０３の出力である第５のクロック３０４も図１と同
じ構成である。
ク３０５と第７のクロック３０６と第８のクロック３１
３とは、図１と同じであり、第１の周波数シンセサイザ
ー４０３の出力である第５のクロック３０４も図１と同
じ構成である。
【００８１】第１の周波数シンセサイザー４０３に接続
する周波数選択信号３１２と、水晶発振器１０１に接続
する水晶振動子１００も図１と同じ構成である。
する周波数選択信号３１２と、水晶発振器１０１に接続
する水晶振動子１００も図１と同じ構成である。
【００８２】つぎに図２に示す回路構成の動作を説明す
る。分周回路３０２から出力される第６のクロック３０
５と第７のクロック３０６と第８のクロック３１３の周
波数は、水晶振動子１００と水晶発振器１０１とで作り
出されるクロック周波数では低い場合があったり、分周
回路３０２で分周する場合、希望する第６のクロック３
０５や第７のクロック３０６や第８のクロック３１３を
得ることができない場合がある。
る。分周回路３０２から出力される第６のクロック３０
５と第７のクロック３０６と第８のクロック３１３の周
波数は、水晶振動子１００と水晶発振器１０１とで作り
出されるクロック周波数では低い場合があったり、分周
回路３０２で分周する場合、希望する第６のクロック３
０５や第７のクロック３０６や第８のクロック３１３を
得ることができない場合がある。
【００８３】図２に示す第２の周波数シンセサイザー４
００は、前述のような問題点を解決するのに有効な手段
である。
００は、前述のような問題点を解決するのに有効な手段
である。
【００８４】第２の周波数シンセサイザー４００で、希
望する第６のクロック３０５や第７のクロック３０６や
第８のクロック３１３を得るためのクロック信号を生成
し、第２のクロックライン４０１に出力し、分周回路３
０２で分周する。
望する第６のクロック３０５や第７のクロック３０６や
第８のクロック３１３を得るためのクロック信号を生成
し、第２のクロックライン４０１に出力し、分周回路３
０２で分周する。
【００８５】
【発明の効果】以上の説明で明かなように、本発明では
コンピュータシステムの電力を節約するＰＬＬ内蔵チッ
プを使用することにより、コンピュータシステムの消費
電力を低減し、さらに発生するノイズを極めて低くし、
電子回路の基板実装を簡素化でき、クロックラインの信
頼性を高くすることができる。
コンピュータシステムの電力を節約するＰＬＬ内蔵チッ
プを使用することにより、コンピュータシステムの消費
電力を低減し、さらに発生するノイズを極めて低くし、
電子回路の基板実装を簡素化でき、クロックラインの信
頼性を高くすることができる。
【００８６】しかもクロック制御とＣＰＵのアイドル状
態の検出を同一半導体集積回路チップで行っているた
め、コンピュータシステムの消費電力の制御をきめ細か
く行うことが可能である。
態の検出を同一半導体集積回路チップで行っているた
め、コンピュータシステムの消費電力の制御をきめ細か
く行うことが可能である。
【００８７】従来の複数の半導体集積回路チップが、本
発明では同一の半導体集積回路チップに集積するため、
大幅なコストダウンがはかれ、仕様の追加も必要な信号
線が接続されているため容易である。
発明では同一の半導体集積回路チップに集積するため、
大幅なコストダウンがはかれ、仕様の追加も必要な信号
線が接続されているため容易である。
【図１】本発明の実施例におけるコンピュータシステム
を示す回路図である。
を示す回路図である。
【図２】本発明の他の実施例におけるコンピュータシス
テムを示す回路図である。
テムを示す回路図である。
【図３】従来例におけるコンピュータシステムを示す回
路図である。
路図である。
【図４】従来例におけるコンピュータシステムを示す回
路図である。
路図である。
１００ 水晶振動子 １０１ 水晶発振器 ３００ ＰＬＬ内蔵チップ ３０２ 分周回路 ３０３ 周波数シンセサイザー ３０７ システムロジック ３０９ 中央処理装置（ＣＰＵ） ３１１ ＣＰＵクロック切り換えタイミング発生回路 ３１４ クロックＯＮ／ＯＦＦ回路 ４００ 第２の周波数シンセサイザー
Claims (7)
- 【請求項１】 中央処理装置と、中央処理装置の制御下
で動作するシステムロジックと、周辺回路と、周辺回路
が必要とする周波数より低い周波数の水晶振動子と、Ｐ
ＬＬ内蔵チップとを備え、ＰＬＬ内蔵チップは水晶発振
器と、分周回路と、周波数シンセサイザーと、中央処理
装置の指示により周波数シンセサイザーを制御し、さら
にシステムロジックと周辺回路へのクロックをオン／オ
フするクロックＯＮ／ＯＦＦ回路を制御する中央処理装
置クロック切り換えタイミング発生回路とを有すること
を特徴とするコンピュータシステム。 - 【請求項２】 ＰＬＬ内蔵チップを構成する水晶発振器
と、分周回路と、周波数シンセサイザーと、クロックＯ
Ｎ／ＯＦＦ回路と、中央処理装置クロック切り換えタイ
ミング発生回路とを同一の半導体集積回路に集積するこ
とを特徴とするコンピュータシステム。 - 【請求項３】 中央処理装置と、中央処理装置の制御下
で動作するシステムロジックと、周辺回路と、周辺回路
が必要とする周波数より低い周波数の水晶振動子と、Ｐ
ＬＬ内蔵チップとを備え、ＰＬＬ内蔵チップは水晶発振
器と、分周回路と、第１の周波数シンセサイザーと、第
２の周波数シンセサイザーと、中央処理装置の指示によ
り第１の周波数シンセサイザーを制御し、さらにシステ
ムロジックと周辺回路へのクロックをオン／オフするク
ロックＯＮ／ＯＦＦ回路を制御する中央処理装置クロッ
ク切り換えタイミング発生回路とを有することを特徴と
するコンピュータシステム。 - 【請求項４】 ＰＬＬ内蔵チップを構成する水晶発振器
と、分周回路と、第１の周波数シンセサイザーと、第２
の周波数シンセサイザーと、クロックＯＮ／ＯＦＦ回路
と、中央処理装置クロック切り換えタイミング発生回路
とを同一の半導体集積回路に集積することを特徴とする
コンピュータシステム。 - 【請求項５】 中央処理装置の指示によりＰＬＬ内蔵チ
ップの中央処理装置クロック切り換えタイミング発生回
路のタイマー回路の制御により、中央処理装置とシステ
ムロジックと周辺回路へのクロックをオン／オフ制御す
ることを特徴とするコンピュータシステムのクロック制
御方法。 - 【請求項６】 中央処理装置のアイドル状態を検出し、
中央処理装置クロック切り換えタイミング発生回路にて
周波数シンセサイザーの周波数を変えることにより、中
央処理装置とシステムロジックの周波数を低下させるこ
とを特徴とするコンピュータシステムのクロック制御方
法。 - 【請求項７】 第２の周波数シンセサイザーの出力を分
周回路に出力することにより、システムロジックと周辺
回路とが必要とする周波数と、分周回路の出力の周波数
とを合わせ込むことを特徴とするコンピュータシステム
のクロック制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168562A JPH075948A (ja) | 1993-06-15 | 1993-06-15 | コンピュータシステムおよびそのクロック制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168562A JPH075948A (ja) | 1993-06-15 | 1993-06-15 | コンピュータシステムおよびそのクロック制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH075948A true JPH075948A (ja) | 1995-01-10 |
Family
ID=15870338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5168562A Pending JPH075948A (ja) | 1993-06-15 | 1993-06-15 | コンピュータシステムおよびそのクロック制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH075948A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100478226B1 (ko) * | 2001-09-19 | 2005-03-21 | 알프스 덴키 가부시키가이샤 | 불필요한 신호의 발생을 억제한 컴퓨터 |
| US7523328B2 (en) | 2004-10-06 | 2009-04-21 | Samsung Electronics Co., Ltd. | Computer power control |
-
1993
- 1993-06-15 JP JP5168562A patent/JPH075948A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100478226B1 (ko) * | 2001-09-19 | 2005-03-21 | 알프스 덴키 가부시키가이샤 | 불필요한 신호의 발생을 억제한 컴퓨터 |
| US7523328B2 (en) | 2004-10-06 | 2009-04-21 | Samsung Electronics Co., Ltd. | Computer power control |
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