JPH0642233B2 - データ転送制御方式 - Google Patents
データ転送制御方式Info
- Publication number
- JPH0642233B2 JPH0642233B2 JP29759388A JP29759388A JPH0642233B2 JP H0642233 B2 JPH0642233 B2 JP H0642233B2 JP 29759388 A JP29759388 A JP 29759388A JP 29759388 A JP29759388 A JP 29759388A JP H0642233 B2 JPH0642233 B2 JP H0642233B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- data transfer
- transmission
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ転送制御方式に関し、特に複数のマイク
ロプロセッサシステム間をデータバスを用いて転送する
データ転送システムにおけるデータ転送制御方式に関す
る。
ロプロセッサシステム間をデータバスを用いて転送する
データ転送システムにおけるデータ転送制御方式に関す
る。
従来、この種のデータ転送システムでは、バス制御装置
には１つの送信レジスタ（以下ＳＲ）及び１つの受信レ
ジスタ（以下ＲＲ）があるのみの第１の方式か、又は複
数のデータ転送用送受信バッファをバス制御装置専用に
マイクロプロセッサのメモリとは別に持つ第２の方式が
一般的である。
には１つの送信レジスタ（以下ＳＲ）及び１つの受信レ
ジスタ（以下ＲＲ）があるのみの第１の方式か、又は複
数のデータ転送用送受信バッファをバス制御装置専用に
マイクロプロセッサのメモリとは別に持つ第２の方式が
一般的である。
上述した従来の方式のうち第１の方式は、マイクロプロ
セッサからバスに対する送信要求を短い時間間隔で次々
と発生しても、ＳＲが空き状態にならなければ（即ちデ
ータをバスに送信し終る迄）ＳＲを設定できないので、
バス制御装置に対する送信要求待ち行列をソフトウェア
で形成する必要があり、このためソフトウェアの送信処
理量が増加して送信処理能力が低下するという欠点があ
り、また受信に関してはバス上からデータ受信要求が短
い時間間隔で次々と発生してもＲＲが１つしかないため
マイクロプロセッサがバスからの受信データを認識し、
次のデータ受信に備えて再びＲＲを設定する迄の間は次
のデータは受信できず、実効的にバスからのデータ受信
能力を低下させてしまうという欠点があり、また送信時
と同じように受信バッファ待ち行列をソフトウェアで形
成する必要があるため、ソフトウェアの受信処理量が増
加して受信処理能力が低下するという欠点がある。
セッサからバスに対する送信要求を短い時間間隔で次々
と発生しても、ＳＲが空き状態にならなければ（即ちデ
ータをバスに送信し終る迄）ＳＲを設定できないので、
バス制御装置に対する送信要求待ち行列をソフトウェア
で形成する必要があり、このためソフトウェアの送信処
理量が増加して送信処理能力が低下するという欠点があ
り、また受信に関してはバス上からデータ受信要求が短
い時間間隔で次々と発生してもＲＲが１つしかないため
マイクロプロセッサがバスからの受信データを認識し、
次のデータ受信に備えて再びＲＲを設定する迄の間は次
のデータは受信できず、実効的にバスからのデータ受信
能力を低下させてしまうという欠点があり、また送信時
と同じように受信バッファ待ち行列をソフトウェアで形
成する必要があるため、ソフトウェアの受信処理量が増
加して受信処理能力が低下するという欠点がある。
また、従来の第２の方式は、複数の送受信バッファをバ
ス制御装置側に用意するので第１の方式の欠点は除去で
きる可能性はあるものの、外付けメモリがハードウェア
として必要なため、バス制御装置のハードウェア量が増
加し、またソフトウェアもマイクロプロセッサメモリか
ら外付けメモリへの、又はその逆のデータコピーが必要
なため処理能力を減じさせるという欠点がある。
ス制御装置側に用意するので第１の方式の欠点は除去で
きる可能性はあるものの、外付けメモリがハードウェア
として必要なため、バス制御装置のハードウェア量が増
加し、またソフトウェアもマイクロプロセッサメモリか
ら外付けメモリへの、又はその逆のデータコピーが必要
なため処理能力を減じさせるという欠点がある。
本発明の目的は、上記欠点を取り除き、ソフトウェアに
処理負荷をかけず、かつハードウェア量も少ないデータ
転送制御方式を提供することにある。
処理負荷をかけず、かつハードウェア量も少ないデータ
転送制御方式を提供することにある。
本発明のデータ転送制御方式は、バス上に複数のデータ
転送回路を有するデータ転送システムにおいて、前記各
データ転送回路はマイクロプロセッサと、メモリと、前
記バス，マイクロプロセッサ及びメモリと接続されたデ
ータ転送制御回路とを備え、前記データ転送制御回路は
送信すべきデータが格納されている前記メモリの先頭ア
ドレスと転送バイト数及び送信相手エイジェントアドレ
スを記憶するファーストイン・ファーストアウト型に構
成された複数の送信レジスタと、前記マイクロプロセッ
サが少なくとも１つの前記送信レジスタに値を設定する
と設定された順序に従って前記バス上にデータを送信し
その送信完了により前記マイクロプロセッサに送信完了
報告を行う送信制御回路と、受信データを格納すべきメ
モリエリアの前記メモリ上の先頭アドレス及び最大受信
バイト数を記憶するファーストイン・ファーストアウト
型に構成された複数の受信レジスタと、前記マイクロプ
ロセッサが少なくとも１つの前記受信レジスタに値を設
定すると設定された順序に従って前記バスから受信した
データを前記メモリの指定されたメモリエリアに格納し
その受信完了により前記マイクロプロセッサに受信完了
報告を行う受信制御回路とを有することを特徴とする。
転送回路を有するデータ転送システムにおいて、前記各
データ転送回路はマイクロプロセッサと、メモリと、前
記バス，マイクロプロセッサ及びメモリと接続されたデ
ータ転送制御回路とを備え、前記データ転送制御回路は
送信すべきデータが格納されている前記メモリの先頭ア
ドレスと転送バイト数及び送信相手エイジェントアドレ
スを記憶するファーストイン・ファーストアウト型に構
成された複数の送信レジスタと、前記マイクロプロセッ
サが少なくとも１つの前記送信レジスタに値を設定する
と設定された順序に従って前記バス上にデータを送信し
その送信完了により前記マイクロプロセッサに送信完了
報告を行う送信制御回路と、受信データを格納すべきメ
モリエリアの前記メモリ上の先頭アドレス及び最大受信
バイト数を記憶するファーストイン・ファーストアウト
型に構成された複数の受信レジスタと、前記マイクロプ
ロセッサが少なくとも１つの前記受信レジスタに値を設
定すると設定された順序に従って前記バスから受信した
データを前記メモリの指定されたメモリエリアに格納し
その受信完了により前記マイクロプロセッサに受信完了
報告を行う受信制御回路とを有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明のデータ転送制御方式の一実施例
を示すデータ転送システムのシステムブロック図、第１
図（ｂ）は第１図（ａ）におけるデータ転送制御回路の
詳細ブロック図である。
を示すデータ転送システムのシステムブロック図、第１
図（ｂ）は第１図（ａ）におけるデータ転送制御回路の
詳細ブロック図である。
第１図（ａ）に示すように本実施例のデータ転送システ
ムはデータバス（以下ＤＢ）３０に接続された複数のエ
イジェント（以下ＡＧＴ）１，〜ｎを備え、各ＡＧＴ
（例えばＡＧＴ１）はデータ転送制御回路（以下ＣＴ
Ｌ）１１と、ＣＴＬ１１とマイクロプロセッサバス（以
下μＰＢ）１４を介して接続されたマイクロプロセッサ
（以下μＰ）１２と、送受信データを格納する面（以下
ＭＥＭ）１３とを備え、ＣＴＬ１１はＤＢ３０と接続さ
れている。
ムはデータバス（以下ＤＢ）３０に接続された複数のエ
イジェント（以下ＡＧＴ）１，〜ｎを備え、各ＡＧＴ
（例えばＡＧＴ１）はデータ転送制御回路（以下ＣＴ
Ｌ）１１と、ＣＴＬ１１とマイクロプロセッサバス（以
下μＰＢ）１４を介して接続されたマイクロプロセッサ
（以下μＰ）１２と、送受信データを格納する面（以下
ＭＥＭ）１３とを備え、ＣＴＬ１１はＤＢ３０と接続さ
れている。
ＣＴＬ１１は第１図（ｂ）に示すように、送信レジスタ
ＦＩＦＯメモリ（以下ＳＦＩＦＯ）１１１，受信レジス
タＦＩＦＯメモリ（以下ＲＦＩＦＯ）１１２，送信制御
回路（以下ＳＣＴＬ）１１３，受信制御回路（以下ＲＣ
ＴＬ）１１４を備え、ＳＦＩＦＯ１１１はｍ個の送信レ
ジスタ（以下ＳＲ１，〜ＳＲｍ）がＦＩＦＯ（ファース
トイン・ファーストアウト）を構成し、またＲＦＩＦＯ
１１２はｍ個の受信レジスタ（以下ＲＲ１，〜ＲＲｍ）
がＦＩＦＯを構成している。なお図示していないが、送
信すべきデータが格納されているＭＥＭ１３の先頭アド
レスと転送バイト数及び送信相手エイジェントアドレス
をそれぞれ記憶する送信メモリアドレスレジスタ（以下
ＳＭＡＲと記す）と送信語数レジスタ（以下ＳＢＲと記
す）及び送信相手エイジェントアドレスレジスタ（以下
ＳＡＡＲと記す）を総称してＳＲと言い、また図示して
いないが、受信すべきメモリエリアのＭＥＭ１３上の先
頭アドレス及び最大受信バイト数をそれぞれ記憶する受
信アドレスレジスタ（以下ＲＡＲと記す）及び受信バッ
ファ長レジスタ（以下ＲＢＲと記す）を総称してＲＲと
言う。
ＦＩＦＯメモリ（以下ＳＦＩＦＯ）１１１，受信レジス
タＦＩＦＯメモリ（以下ＲＦＩＦＯ）１１２，送信制御
回路（以下ＳＣＴＬ）１１３，受信制御回路（以下ＲＣ
ＴＬ）１１４を備え、ＳＦＩＦＯ１１１はｍ個の送信レ
ジスタ（以下ＳＲ１，〜ＳＲｍ）がＦＩＦＯ（ファース
トイン・ファーストアウト）を構成し、またＲＦＩＦＯ
１１２はｍ個の受信レジスタ（以下ＲＲ１，〜ＲＲｍ）
がＦＩＦＯを構成している。なお図示していないが、送
信すべきデータが格納されているＭＥＭ１３の先頭アド
レスと転送バイト数及び送信相手エイジェントアドレス
をそれぞれ記憶する送信メモリアドレスレジスタ（以下
ＳＭＡＲと記す）と送信語数レジスタ（以下ＳＢＲと記
す）及び送信相手エイジェントアドレスレジスタ（以下
ＳＡＡＲと記す）を総称してＳＲと言い、また図示して
いないが、受信すべきメモリエリアのＭＥＭ１３上の先
頭アドレス及び最大受信バイト数をそれぞれ記憶する受
信アドレスレジスタ（以下ＲＡＲと記す）及び受信バッ
ファ長レジスタ（以下ＲＢＲと記す）を総称してＲＲと
言う。
ここでμＰ１２側とＣＴＬ１１との接続と動作について
説明する。
説明する。
第１図において、１０書込信号線（以下ＩＯＷ）２２は
ＳＦＩＦＯ１１１及びＲＦＩＦＯ１１２の書込指示端子
に接続されており、μＰ１２はμＰＢ１４を介してＩＯ
Ｗ２２に活性化することによりメモリデータ信号線（以
下ＭＤＡＴ）２６上のデータをＳＲ１，〜ＳＲｍ又はＲ
Ｒ１，ＲＲｍに書き込む。
ＳＦＩＦＯ１１１及びＲＦＩＦＯ１１２の書込指示端子
に接続されており、μＰ１２はμＰＢ１４を介してＩＯ
Ｗ２２に活性化することによりメモリデータ信号線（以
下ＭＤＡＴ）２６上のデータをＳＲ１，〜ＳＲｍ又はＲ
Ｒ１，ＲＲｍに書き込む。
まず、バスデータ送信動作について説明する。
ＳＲ１，〜ＳＲｍはＦＩＦＯを構成しており、リセット
直後はＳＲ１に、次はＳＲ２にというように今まで使用
されていないＳＲに順次書き込まれていく。今ＳＲ１か
らＳＲ５まで書き込まれたものとするとＳＦＩＦＯ１１
１はＳＣＴＬ１１３の読取信号線１１１ａを用いてＳＲ
１の内容を読み取る。ＳＲ１は前述したようにＳＭＡ
Ｒ，ＳＢＲ及びＳＡＡＲから構成されている。ＳＣＴＬ
１１３はＳＲ１，〜ＳＲｍのうち１個でも書き込まれる
と送信要求があるものと判断し、ＤＢ３０に対してバス
使用権要求線（以下ＢＲＱ）３１を活性化してＤＢ３０
の使用権獲得を要求する。ＤＢ３０の使用権が獲得され
るとＤＢ３０自身からバス使用許可線（以下ＢＡＫ）３
２が活性化され、ＳＣＴＬ１１３はバス使用権を獲得し
たことを認識する。バス使用権を獲得するとＳＣＴＬ１
１３はμＰＢ１４の使用権獲得のためμＰＢ使用権要求
線（以下ＨＲＱ）２４を活性化し、μＰＢ１４自身又は
μＰ１２からμＰＢ１４の使用権が許可されるとμＰＢ
使用許可線（以下ＨＡＫ）２５が活性化されてＳＣＴＬ
１１３はμＰＢ１４の使用権を獲得したことを認識す
る。この状態においてＳＣＴＬ１１３はＳＲ１のＳＡＡ
Ｒの値をＤＢ３０上の相手エイジェントアドレス信号線
（以下ＤＡ）３３に送出し、ＳＭＡＲの値をメモリアド
レス信号線（以下ＭＡＤＲ）２３に送出し、メモリリー
ド信号線（以下ＭＡＤ）２１を活性化することにより、
ＭＥＭ１３からＭＤＡＴ２６を経由して１バイトのデー
タを読み取ってそれをバスデータ信号線（以下ＤＡＴ
Ａ）３４に送出し、バスデータライト信号線（以下ＤＷ
Ｒ）３５を活性化することによりＤＢ３０上にデータを
送信する。送信データを１バイト送信し終えると、次に
ＳＣＴＬ１３は今までのＭＡＤＲ２３に保持している値
に１を加算した値をＭＡＤＲ２３に送出して上記の動作
を行う。この動作をＳＢＲで示された回数だけ繰り返
す。この一連の動作が終了するとＳＣＴＬ１１３はＨＲ
Ｑ２４及びＢＲＱ３１を不活性化し、ＳＦＩＦＯ１１１
のシフトクロック信号線１１１ｂにパルスを送出する。
そうするとＳＦＩＦＯ１１１はＦＩＦＯ構成であるた
め、今までのＳＲ２の内容がＳＲ１に、ＳＲ３の内容が
ＳＲ２に、ＳＲ４内容がＳＲ３に、ＳＲ５の内容がＳＲ
４にシフトされる。
直後はＳＲ１に、次はＳＲ２にというように今まで使用
されていないＳＲに順次書き込まれていく。今ＳＲ１か
らＳＲ５まで書き込まれたものとするとＳＦＩＦＯ１１
１はＳＣＴＬ１１３の読取信号線１１１ａを用いてＳＲ
１の内容を読み取る。ＳＲ１は前述したようにＳＭＡ
Ｒ，ＳＢＲ及びＳＡＡＲから構成されている。ＳＣＴＬ
１１３はＳＲ１，〜ＳＲｍのうち１個でも書き込まれる
と送信要求があるものと判断し、ＤＢ３０に対してバス
使用権要求線（以下ＢＲＱ）３１を活性化してＤＢ３０
の使用権獲得を要求する。ＤＢ３０の使用権が獲得され
るとＤＢ３０自身からバス使用許可線（以下ＢＡＫ）３
２が活性化され、ＳＣＴＬ１１３はバス使用権を獲得し
たことを認識する。バス使用権を獲得するとＳＣＴＬ１
１３はμＰＢ１４の使用権獲得のためμＰＢ使用権要求
線（以下ＨＲＱ）２４を活性化し、μＰＢ１４自身又は
μＰ１２からμＰＢ１４の使用権が許可されるとμＰＢ
使用許可線（以下ＨＡＫ）２５が活性化されてＳＣＴＬ
１１３はμＰＢ１４の使用権を獲得したことを認識す
る。この状態においてＳＣＴＬ１１３はＳＲ１のＳＡＡ
Ｒの値をＤＢ３０上の相手エイジェントアドレス信号線
（以下ＤＡ）３３に送出し、ＳＭＡＲの値をメモリアド
レス信号線（以下ＭＡＤＲ）２３に送出し、メモリリー
ド信号線（以下ＭＡＤ）２１を活性化することにより、
ＭＥＭ１３からＭＤＡＴ２６を経由して１バイトのデー
タを読み取ってそれをバスデータ信号線（以下ＤＡＴ
Ａ）３４に送出し、バスデータライト信号線（以下ＤＷ
Ｒ）３５を活性化することによりＤＢ３０上にデータを
送信する。送信データを１バイト送信し終えると、次に
ＳＣＴＬ１３は今までのＭＡＤＲ２３に保持している値
に１を加算した値をＭＡＤＲ２３に送出して上記の動作
を行う。この動作をＳＢＲで示された回数だけ繰り返
す。この一連の動作が終了するとＳＣＴＬ１１３はＨＲ
Ｑ２４及びＢＲＱ３１を不活性化し、ＳＦＩＦＯ１１１
のシフトクロック信号線１１１ｂにパルスを送出する。
そうするとＳＦＩＦＯ１１１はＦＩＦＯ構成であるた
め、今までのＳＲ２の内容がＳＲ１に、ＳＲ３の内容が
ＳＲ２に、ＳＲ４内容がＳＲ３に、ＳＲ５の内容がＳＲ
４にシフトされる。
次にバスデータ受信動作につき説明する。
ＲＲ１，〜ＲＲｍはＦＩＦＯを構成しており、リセット
直後はＲＲ１に書き込まれ、次はＲＲ２に書き込まれる
というようにＳＦＩＦＯ１１１と同様に順次書き込まれ
ていく。今ＤＢ３０からデータが受信された場合、即ち
ＤＡ３３上の値が予め決められた自エージェントアドレ
スと一致し、バスデータリード信号線（以下ＤＲＤ）３
６が活性化されている場合、ＲＣＴＬ１１４はＤＢ３０
からデータを受信したものと判断し、μＰＢ１４の使用
線獲得のためＨＲＱ２４を活性化する。μＰＢ１４自身
又はμＰ１２からμＰＢ１４の使用権が許可されてＨＡ
Ｋ２５が活性化されると、ＲＣＴＬ１１４はμＰＢ１４
の使用権を獲得したことを認識する。この状態において
ＲＣＴＬ１１４はＲＲ１（前述したようにＲＡＲとＲＢ
Ｒから構成されている）の内容を読み取り、ＲＡＲの値
をＭＡＤＲ２３に送出し、メモリライト信号線（以下Ｍ
ＷＲ）２７を活性化することにより、ＤＡＴＡ３４のデ
ータをＭＥＭ１３のＲＡＲで指定されたメモリエリアに
転送する。次にＭＡＤＲ２３の値に１を加算した値を送
出して上記の動作を行う。この動作をＲＢＲで示された
回数又はＤＢ３０からのデータ転送が終了する迄（一定
時間ＤＲＤ３６が活性化されない時迄）続け、転送終了
後ＲＣＴＬ１１４はＨＲＱ２４を不活性化し、ＲＦＩＦ
Ｏ１１２のシフトクロック信号線１１２ｂにパルスを送
出してＲＦＩＦＯ１１２を１つのシフトさせる。
直後はＲＲ１に書き込まれ、次はＲＲ２に書き込まれる
というようにＳＦＩＦＯ１１１と同様に順次書き込まれ
ていく。今ＤＢ３０からデータが受信された場合、即ち
ＤＡ３３上の値が予め決められた自エージェントアドレ
スと一致し、バスデータリード信号線（以下ＤＲＤ）３
６が活性化されている場合、ＲＣＴＬ１１４はＤＢ３０
からデータを受信したものと判断し、μＰＢ１４の使用
線獲得のためＨＲＱ２４を活性化する。μＰＢ１４自身
又はμＰ１２からμＰＢ１４の使用権が許可されてＨＡ
Ｋ２５が活性化されると、ＲＣＴＬ１１４はμＰＢ１４
の使用権を獲得したことを認識する。この状態において
ＲＣＴＬ１１４はＲＲ１（前述したようにＲＡＲとＲＢ
Ｒから構成されている）の内容を読み取り、ＲＡＲの値
をＭＡＤＲ２３に送出し、メモリライト信号線（以下Ｍ
ＷＲ）２７を活性化することにより、ＤＡＴＡ３４のデ
ータをＭＥＭ１３のＲＡＲで指定されたメモリエリアに
転送する。次にＭＡＤＲ２３の値に１を加算した値を送
出して上記の動作を行う。この動作をＲＢＲで示された
回数又はＤＢ３０からのデータ転送が終了する迄（一定
時間ＤＲＤ３６が活性化されない時迄）続け、転送終了
後ＲＣＴＬ１１４はＨＲＱ２４を不活性化し、ＲＦＩＦ
Ｏ１１２のシフトクロック信号線１１２ｂにパルスを送
出してＲＦＩＦＯ１１２を１つのシフトさせる。
送信動作が終了した時はＳＣＴＬ１１３は送信完了信号
（以下ＳＥＮＤ）２０を活性化し、また受信動作が終了
した時はＲＣＴＬ１１４は受信完了信号線（以下ＲＥＮ
Ｄ）２８を活性化し、μＰＢ１４を介してμＰ１２に動
作の完了を知らせる。
（以下ＳＥＮＤ）２０を活性化し、また受信動作が終了
した時はＲＣＴＬ１１４は受信完了信号線（以下ＲＥＮ
Ｄ）２８を活性化し、μＰＢ１４を介してμＰ１２に動
作の完了を知らせる。
以上説明したように本発明は、バス送信動作制御及びバ
ス受信動作の制御にＦＩＦＯ機構を持つレジスタを用い
ることにより、ソフトウェアがバス制御のためにバス転
送制御回路外にソフトウェア制御による待ち行列を待つ
必要がないという効果があり、またデータバッファ専用
のメモリを持たないので、マイクロプロセッサとの間で
のデータコピーが不要であるという効果がある。
ス受信動作の制御にＦＩＦＯ機構を持つレジスタを用い
ることにより、ソフトウェアがバス制御のためにバス転
送制御回路外にソフトウェア制御による待ち行列を待つ
必要がないという効果があり、またデータバッファ専用
のメモリを持たないので、マイクロプロセッサとの間で
のデータコピーが不要であるという効果がある。
第１図（ａ）は本発明のデータ転送制御方式の一実施例
を示すデータ転送システムのシステムブロック図、第１
図（ｂ）は第１図（ａ）におけるデータ転送制御回路の
詳細ブロック図である。 １，〜ｎ…エイジェント（ＡＧＴ）、１１……データ転
送制御回路（ＣＴＬ）、１２……マイクロプロセッサ
（μＰ）、１３……メモリ（ＭＥＭ）、１４……マイク
ロプロセッサバス（μＰＢ）、２０……送信完了信号線
（ＳＥＮＤ）、２１……メモリリード信号線、（ＭＲ
Ｄ）、２２……ＩＯ書込信号線（ＩＯＷ）、２３……メ
モリアドレス信号線（ＭＡＤＲ）、２４……μＰＢ使用
権要求線（ＨＲＱ）、２５……μＰＢ使用許可線（ＨＡ
Ｋ）、２６……メモリデータ信号線（ＭＤＡＴ）、２７
……メモリライト信号線（ＭＷＲ）、２８……受信完了
信号線（ＲＥＮＤ）、３０……データバス（ＤＢ）、３
１……バス使用権要求線（ＢＲＱ）、３２……バス使用
許可線（ＢＡＫ）、３３……相手エイジェントアドレス
信号線（ＤＡ）、３６……バスデータ信号線（ＤＡＴ
Ａ）、３５……バスデータライト信号線（ＤＷＲ）、３
６……バスデータリード信号線（ＤＲＤ）、１１１……
送信レジスタＦＩＦＯメモリ（ＳＦＩＦＯ）、１１１
ａ，１１２ａ……読取信号線、１１１ｂ，１１２ｂ……
シフトクロック信号線、１１２……受信レジスタＦＩＦ
Ｏメモリ（ＲＦＩＦＯ）、１１３……送信制御回路（Ｓ
ＣＴＬ）、１１４……受信制御回路（ＲＣＴＬ）、ＲＲ
１，〜ＲＲｍ……受信レジスタ、ＳＲ１，〜ＳＲｍ……
送信レジスタ。
を示すデータ転送システムのシステムブロック図、第１
図（ｂ）は第１図（ａ）におけるデータ転送制御回路の
詳細ブロック図である。 １，〜ｎ…エイジェント（ＡＧＴ）、１１……データ転
送制御回路（ＣＴＬ）、１２……マイクロプロセッサ
（μＰ）、１３……メモリ（ＭＥＭ）、１４……マイク
ロプロセッサバス（μＰＢ）、２０……送信完了信号線
（ＳＥＮＤ）、２１……メモリリード信号線、（ＭＲ
Ｄ）、２２……ＩＯ書込信号線（ＩＯＷ）、２３……メ
モリアドレス信号線（ＭＡＤＲ）、２４……μＰＢ使用
権要求線（ＨＲＱ）、２５……μＰＢ使用許可線（ＨＡ
Ｋ）、２６……メモリデータ信号線（ＭＤＡＴ）、２７
……メモリライト信号線（ＭＷＲ）、２８……受信完了
信号線（ＲＥＮＤ）、３０……データバス（ＤＢ）、３
１……バス使用権要求線（ＢＲＱ）、３２……バス使用
許可線（ＢＡＫ）、３３……相手エイジェントアドレス
信号線（ＤＡ）、３６……バスデータ信号線（ＤＡＴ
Ａ）、３５……バスデータライト信号線（ＤＷＲ）、３
６……バスデータリード信号線（ＤＲＤ）、１１１……
送信レジスタＦＩＦＯメモリ（ＳＦＩＦＯ）、１１１
ａ，１１２ａ……読取信号線、１１１ｂ，１１２ｂ……
シフトクロック信号線、１１２……受信レジスタＦＩＦ
Ｏメモリ（ＲＦＩＦＯ）、１１３……送信制御回路（Ｓ
ＣＴＬ）、１１４……受信制御回路（ＲＣＴＬ）、ＲＲ
１，〜ＲＲｍ……受信レジスタ、ＳＲ１，〜ＳＲｍ……
送信レジスタ。
Claims (1)
- 【請求項１】バス上に複数のデータ転送回路を有するデ
ータ転送システムにおいて、前記各データ転送回路はマ
イクロプロセッサと、メモリと、前記バス，マイクロプ
ロセッサ及びメモリと接続されたデータ転送制御回路と
を備え、前記データ転送制御回路は送信すべきデータが
格納されている前記メモリの先頭アドレスと転送バイト
数及び送信相手エイジェントアドレスを記憶するファー
ストイン・ファーストアウト型に構成された複数の送信
レジスタと、前記マイクロプロセッサが少なくとも１つ
の前記送信レジスタに値を設定すると設定された順序に
従って前記バス上にデータを送信しその送信完了により
前記マイクロプロセッサに送信完了報告を行う送信制御
回路と、受信データを格納すべきメモリエリアの前記メ
モリ上の先頭アドレス及び最大受信バイト数を記憶する
ファーストイン・ファーストアウト型に構成された複数
の受信レジスタと、前記マイクロプロセッサが少なくと
も１つの前記受信レジスタに値を設定すると設定された
順序に従って前記バスから受信したデータを前記メモリ
の指定されたメモリエリアに格納しその受信完了により
前記マイクロプロセッサに受信完了報告を行う受信制御
回路とを有することを特徴とするデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29759388A JPH0642233B2 (ja) | 1988-11-24 | 1988-11-24 | データ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29759388A JPH0642233B2 (ja) | 1988-11-24 | 1988-11-24 | データ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02141862A JPH02141862A (ja) | 1990-05-31 |
| JPH0642233B2 true JPH0642233B2 (ja) | 1994-06-01 |
Family
ID=17848565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29759388A Expired - Lifetime JPH0642233B2 (ja) | 1988-11-24 | 1988-11-24 | データ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642233B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4008006A1 (de) * | 1989-03-13 | 1990-10-04 | Pioneer Electronic Corp | Plattenabspieleinrichtung |
| JPH04232998A (ja) * | 1990-12-27 | 1992-08-21 | Nec Corp | 音声認識装置 |
-
1988
- 1988-11-24 JP JP29759388A patent/JPH0642233B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02141862A (ja) | 1990-05-31 |
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