JPH042981B2 - - Google Patents
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- JPH042981B2 JPH042981B2 JP5764181A JP5764181A JPH042981B2 JP H042981 B2 JPH042981 B2 JP H042981B2 JP 5764181 A JP5764181 A JP 5764181A JP 5764181 A JP5764181 A JP 5764181A JP H042981 B2 JPH042981 B2 JP H042981B2
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- output
- data transfer
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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- Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明は、データ転送制御装置に係り、特にデ
ータ転送速度が異なる複数の入出力装置を一括し
て制御する入出力制御装置の一部分として働かせ
る場合に適用して好適なデータ転送制御装置に係
る。
ータ転送速度が異なる複数の入出力装置を一括し
て制御する入出力制御装置の一部分として働かせ
る場合に適用して好適なデータ転送制御装置に係
る。
近年の電子計算機システムにおける入出力動作
は、主記憶内のチヤネル・コマンド・ワードをチ
ヤネル装置が中央処理装置とは別個に実行するこ
とによつて制御されている。従つて、中央処理装
置は入出力動作を制御する負担から解放され、プ
ログラムを効率的に実行することができる。
は、主記憶内のチヤネル・コマンド・ワードをチ
ヤネル装置が中央処理装置とは別個に実行するこ
とによつて制御されている。従つて、中央処理装
置は入出力動作を制御する負担から解放され、プ
ログラムを効率的に実行することができる。
これに対して、チヤネル装置は入出力装置を対
象とするデータ転送に加えて、入出力動作をも制
御するため、大きな負担を強いられる。
象とするデータ転送に加えて、入出力動作をも制
御するため、大きな負担を強いられる。
とりわけ、入出力装置の台数が多く、また、上
記チヤネル・コマンド・ワードの構成・機能が複
雑である大きな情報処理システムにおいては、上
記チヤネル装置の負担は一層大きなものとなつて
いる。
記チヤネル・コマンド・ワードの構成・機能が複
雑である大きな情報処理システムにおいては、上
記チヤネル装置の負担は一層大きなものとなつて
いる。
そこで、従来このようなチヤネル装置の負担を
軽減するため、入出力装置の制御は入出力制御装
置によりその一部分を肩代りされている。
軽減するため、入出力装置の制御は入出力制御装
置によりその一部分を肩代りされている。
また、チヤネル装置に多数の入出力装置、特に
磁気デイスク装置のような高いデータ転送速度を
有する入出力装置群が接続されていて、チヤネル
装置の応答速度がこれら入出力装置群に対して不
足し、データ転送要求があつてから転送が行われ
る迄の応答が間に合わないような場合には、これ
を補償するためデータ転送内容を一時的に格納す
るデータ・バツフア回路がしばしば使用される。
磁気デイスク装置のような高いデータ転送速度を
有する入出力装置群が接続されていて、チヤネル
装置の応答速度がこれら入出力装置群に対して不
足し、データ転送要求があつてから転送が行われ
る迄の応答が間に合わないような場合には、これ
を補償するためデータ転送内容を一時的に格納す
るデータ・バツフア回路がしばしば使用される。
すなわち、上記磁気デイスク装置等において
は、磁気記録媒体の回転によつてクロツク信号が
得られ、これに同期してデータの書込みを行つて
おり、このとき書込むべきデータをチヤネル装置
に要求し、この要求後一定時間以内にデータを得
たときのみ媒体上の規定位置へのデータの書込が
可能である。従つて、上記データ要求の都度一定
時間以内にチヤネル装置が応答することができな
い場合には、上記データ要求に先立つてデータを
上記データ・バツフア回路に蓄積し、これによつ
てチヤネル装置に替つて該データ・バツフア回路
から磁気デイスク装置が要求するデータを送出す
るようになつている。この結果、データ・バツフ
ア回路が磁気デイスク装置からのデータ要求に対
して高速に応答すれば、チヤネル装置は磁気デイ
スク装置とは非同期で動作することにより、また
多重処理量の変動によつて、たまたま上記データ
要求に対して応答が一時的に遅れるようなことが
あつても問題とはならない。
は、磁気記録媒体の回転によつてクロツク信号が
得られ、これに同期してデータの書込みを行つて
おり、このとき書込むべきデータをチヤネル装置
に要求し、この要求後一定時間以内にデータを得
たときのみ媒体上の規定位置へのデータの書込が
可能である。従つて、上記データ要求の都度一定
時間以内にチヤネル装置が応答することができな
い場合には、上記データ要求に先立つてデータを
上記データ・バツフア回路に蓄積し、これによつ
てチヤネル装置に替つて該データ・バツフア回路
から磁気デイスク装置が要求するデータを送出す
るようになつている。この結果、データ・バツフ
ア回路が磁気デイスク装置からのデータ要求に対
して高速に応答すれば、チヤネル装置は磁気デイ
スク装置とは非同期で動作することにより、また
多重処理量の変動によつて、たまたま上記データ
要求に対して応答が一時的に遅れるようなことが
あつても問題とはならない。
また、上記データ・バツフア回路とチヤネル装
置間のデータ転送は該データ・バツフア回路と磁
気デイスク装置等の入出力装置間のデータ転送と
非同期となり、独立に行うことができる。
置間のデータ転送は該データ・バツフア回路と磁
気デイスク装置等の入出力装置間のデータ転送と
非同期となり、独立に行うことができる。
ところで、従来このデータ・バツフア回路とチ
ヤネル装置間のデータ転送の制御は一般的にイン
タロツク方式によつて行なわれている。
ヤネル装置間のデータ転送の制御は一般的にイン
タロツク方式によつて行なわれている。
第１図はこのインタロツク方式を説明するため
の図であり、また第２図は第１図に示すインタロ
ツク方式において用いられるデータ信号、制御信
号が伝達されるインタフエース信号線を示す図で
ある。
の図であり、また第２図は第１図に示すインタロ
ツク方式において用いられるデータ信号、制御信
号が伝達されるインタフエース信号線を示す図で
ある。
第２図中、１０はチヤネル装置、２０はデータ
バツフア回路を含んだ入出力制御装置、BUSは
双方向データバス、TGI1，TGI2，TGO1，
TGO2はコントロール・バスを構成するタグイ
ン、タグアウト線で、これらのタグイン、タグア
ウト線はデータ・バスの方向によつて異なる機能
を有する。すなわち、チヤネル装置１０から入出
力制御装置２０へデータを送出する場合には、タ
グイン線TGI1，TGI2は交互にデータ要求を表わ
すリクエスト信号R1，R2を伝えると共に、タグ
アウト線TGO1，TGO2はデータバスBUS上にデ
ータが存在する（チヤネル装置から送出中）こと
を表わすセンデイング信号S1，S2を伝え、またチ
ヤネル装置１０へ入出力制御装置２０からデータ
を送出する場合には前記タグイン線TGI1，TGI2
は交互にデータバスBUS上に入出力制御装置２
０から送出中のデータが存在することを表わすセ
ンデイング信号を伝えると共に、タグアウト線
TGO1，TGO2はチヤネル装置１０がデータバス
BUS上のデータを受領中であることを表わすレ
シーブ信号を伝える。
バツフア回路を含んだ入出力制御装置、BUSは
双方向データバス、TGI1，TGI2，TGO1，
TGO2はコントロール・バスを構成するタグイ
ン、タグアウト線で、これらのタグイン、タグア
ウト線はデータ・バスの方向によつて異なる機能
を有する。すなわち、チヤネル装置１０から入出
力制御装置２０へデータを送出する場合には、タ
グイン線TGI1，TGI2は交互にデータ要求を表わ
すリクエスト信号R1，R2を伝えると共に、タグ
アウト線TGO1，TGO2はデータバスBUS上にデ
ータが存在する（チヤネル装置から送出中）こと
を表わすセンデイング信号S1，S2を伝え、またチ
ヤネル装置１０へ入出力制御装置２０からデータ
を送出する場合には前記タグイン線TGI1，TGI2
は交互にデータバスBUS上に入出力制御装置２
０から送出中のデータが存在することを表わすセ
ンデイング信号を伝えると共に、タグアウト線
TGO1，TGO2はチヤネル装置１０がデータバス
BUS上のデータを受領中であることを表わすレ
シーブ信号を伝える。
いま、一例として第１図に従つて、チヤネル装
置１０から入出力制御装置２０へデータを転送す
る場合につき、上記インタロツク方式を具体的に
説明する。
置１０から入出力制御装置２０へデータを転送す
る場合につき、上記インタロツク方式を具体的に
説明する。
まず、同図１に示すようにリクエスト信号R1
がタグイン線TGI1を介して入出力制御装置２０
からチヤネル装置１０へ与えられる。すると、こ
の信号R1は矢印ｉで示すように信号テーブル上
の遅延およびチヤネル装置での応答動作時間を経
て、同図５に示すようにチヤネル装置からデータ
バス上に１番目のデータD1を送出させる。そし
て、データ・バス上のデータD1が確定する所定
期後に同図２に示すようにセンデイング信号S1が
立上る。
がタグイン線TGI1を介して入出力制御装置２０
からチヤネル装置１０へ与えられる。すると、こ
の信号R1は矢印ｉで示すように信号テーブル上
の遅延およびチヤネル装置での応答動作時間を経
て、同図５に示すようにチヤネル装置からデータ
バス上に１番目のデータD1を送出させる。そし
て、データ・バス上のデータD1が確定する所定
期後に同図２に示すようにセンデイング信号S1が
立上る。
このセンデイング信号S1はタグアウト線TGO1
を介して入出力制御装置２０に伝えられこれによ
り矢印ｊで示すようにリクエスト信号R1の送出
を停止させる。すると、リクエスト信号R1の送
出が停止されたことが矢印ｌで示すようにチヤネ
ル装置１０に伝わり、同図２に示すセンデイング
信号S1の送出を停止させる。
を介して入出力制御装置２０に伝えられこれによ
り矢印ｊで示すようにリクエスト信号R1の送出
を停止させる。すると、リクエスト信号R1の送
出が停止されたことが矢印ｌで示すようにチヤネ
ル装置１０に伝わり、同図２に示すセンデイング
信号S1の送出を停止させる。
また、このリクエスト信号R1の送出停止は同
図３に示す２番目のデータ要求に対応するリクエ
スト信号R2のタグイン線TGI2への送出を矢印ｋ
で示すように呼び起す。このリクエスト信号R2
に対する応答は、同図４に示すようにタグアウト
線TGO2におけるセンデイング信号S2によつて、
同図１，２間の各矢印ｉ〜ｋで示す応答動作と全
く同様に行われる。
図３に示す２番目のデータ要求に対応するリクエ
スト信号R2のタグイン線TGI2への送出を矢印ｋ
で示すように呼び起す。このリクエスト信号R2
に対する応答は、同図４に示すようにタグアウト
線TGO2におけるセンデイング信号S2によつて、
同図１，２間の各矢印ｉ〜ｋで示す応答動作と全
く同様に行われる。
このような動作により、入出力装置はデータ要
求を送出してから、その応答としてのデータ送出
を確認するデータ要求を継続させることになり、
また、チヤネル装置はデータ要求を受けてからデ
ータ送出を開始しこの要求が終つたことを確認し
てデータ送出を終了させて次のデータ要求に応答
することになる。従つて第１図矢印ｉ，ｊで示す
ような応答に費される時間が１回のデータ転送、
時間となり、この逆数がデータ転送速度となる。
そして、上記矢印ｉ，ｊで示す応答の所要時間
は、インタフエースケーブル上を信号が伝達され
る所要時間を含んだものとなるので、データ転送
速度がインタフエースケーブル長に依存すること
になる。この結果、高いデータ転送速度を有する
入出力装置を制御する入出力制御装置はそのイン
タフエースケーブル長をある程度以上長くするこ
とができない制限を受けるか、さもなければ、非
常に大容量のデータバツフア回路を設けかつ入出
力装置のアクセス頻度を強制的に制限しなければ
ならない不都合があつた。
求を送出してから、その応答としてのデータ送出
を確認するデータ要求を継続させることになり、
また、チヤネル装置はデータ要求を受けてからデ
ータ送出を開始しこの要求が終つたことを確認し
てデータ送出を終了させて次のデータ要求に応答
することになる。従つて第１図矢印ｉ，ｊで示す
ような応答に費される時間が１回のデータ転送、
時間となり、この逆数がデータ転送速度となる。
そして、上記矢印ｉ，ｊで示す応答の所要時間
は、インタフエースケーブル上を信号が伝達され
る所要時間を含んだものとなるので、データ転送
速度がインタフエースケーブル長に依存すること
になる。この結果、高いデータ転送速度を有する
入出力装置を制御する入出力制御装置はそのイン
タフエースケーブル長をある程度以上長くするこ
とができない制限を受けるか、さもなければ、非
常に大容量のデータバツフア回路を設けかつ入出
力装置のアクセス頻度を強制的に制限しなければ
ならない不都合があつた。
これを回避するためには、第１図における矢印
ｊ、で示す応答確認を待たず、一定期間だけデー
タ要求を行う必要があるが、このように矢印ｊ，
で示す応答確認を行わないものをオフセツト・イ
ンタロツクと称せられ、従来から例えば低速のデ
ータ転送速度をもつ入出力装置に対するデータ転
送の制御に適用されている。
ｊ、で示す応答確認を待たず、一定期間だけデー
タ要求を行う必要があるが、このように矢印ｊ，
で示す応答確認を行わないものをオフセツト・イ
ンタロツクと称せられ、従来から例えば低速のデ
ータ転送速度をもつ入出力装置に対するデータ転
送の制御に適用されている。
しかしながら、このオフセツト・インタロツク
方式は入出力制御装置とチヤネル装置との間のデ
ータ転送にそのまま流用すると、入出力制御装置
に接続される最大のデータ転送速度を有する入出
力装置のデータ転送速度をもつてチヤネル装置
と、データ・バツフア回路との間でデータ転送を
行う必要がある。
方式は入出力制御装置とチヤネル装置との間のデ
ータ転送にそのまま流用すると、入出力制御装置
に接続される最大のデータ転送速度を有する入出
力装置のデータ転送速度をもつてチヤネル装置
と、データ・バツフア回路との間でデータ転送を
行う必要がある。
従つて、低速のデータ転送速度を有する入出力
装置にデータを転送する場合には、データ・バツ
フア回路への入力速度が大で出力速度が小である
ような状態が生じ、データ・バツフア回路の効率
的な使用が困難となる不便があつた。
装置にデータを転送する場合には、データ・バツ
フア回路への入力速度が大で出力速度が小である
ような状態が生じ、データ・バツフア回路の効率
的な使用が困難となる不便があつた。
かくして、本発明はこのような不便を解消する
ことを目的としており、この目的はデータ転送速
度の異なる複数の入出力装置とチヤネル装置間の
データ転送を仲介し、該データ転送内容を一時的
に格納するデータ・バツフア回路を備え、前記チ
ヤネル装置と前記入出力装置間のデータ転送を制
御するデータ転送制御装置であつて、データ転送
すべき入出力装置を識別する入出力装置識別手段
と、該入出力装置識別手段の出力によつて前記チ
ヤネル装置と前記データバツフア回路間のデータ
転送速度を、データ転送すべき入出力装置と前記
データバツフア回路間のデータ転送速度と一致さ
せるように転送速度を切換える速度制御手段とを
設けたことによつて達成されるが、以下その一実
施例を図面に従つて詳細に説明する。
ことを目的としており、この目的はデータ転送速
度の異なる複数の入出力装置とチヤネル装置間の
データ転送を仲介し、該データ転送内容を一時的
に格納するデータ・バツフア回路を備え、前記チ
ヤネル装置と前記入出力装置間のデータ転送を制
御するデータ転送制御装置であつて、データ転送
すべき入出力装置を識別する入出力装置識別手段
と、該入出力装置識別手段の出力によつて前記チ
ヤネル装置と前記データバツフア回路間のデータ
転送速度を、データ転送すべき入出力装置と前記
データバツフア回路間のデータ転送速度と一致さ
せるように転送速度を切換える速度制御手段とを
設けたことによつて達成されるが、以下その一実
施例を図面に従つて詳細に説明する。
第３図は本発明が実施されるチヤネル装置と複
数の入出力装置とこれらチヤネル装置−入出力装
置間に設けられた入出力制御装置との信号系統を
例示する図、第４図は第３図に示すタグアウト線
TGO1，TGO2およびタグイン線TGI1，TGI2な
らびにデータ・バス上の信号波形を例示する図、
第５図は第３図に示すデータバツフア回路と速度
制御部の詳細な構成を例示する図である。
数の入出力装置とこれらチヤネル装置−入出力装
置間に設けられた入出力制御装置との信号系統を
例示する図、第４図は第３図に示すタグアウト線
TGO1，TGO2およびタグイン線TGI1，TGI2な
らびにデータ・バス上の信号波形を例示する図、
第５図は第３図に示すデータバツフア回路と速度
制御部の詳細な構成を例示する図である。
第３図において、１０はチヤネル装置、２０は
入出力制御装置、３０1〜３０3は複数の入出力装
置、BUSはチヤネル装置１０と入出力制御装置
２０間に設けられたデータバスで第２図と同一の
もの、同じくTGO1，TGO2，TGI1，TGI2は第
２図に示すタグアウト線TGO1，TGO2タグイン
線TGI1，TGI2と夫々同一機能のもの、BUS′は
入出力制御装置２０と複数の入出力装置３０1〜
３０3間に設けられたコモン・データ・バス、ITI
はインタフエース・タグ・イン線、ITOはインタ
フエース・タグアウト線である。インタフエー
ス・タグ・イン線はコモン・データーバス
BUS′上でデータが入出力装置３０1〜３０3から
入出力制御装置２０へ転送されるときには、該コ
モン・データ・バスBUS上にデータが存在する
ことを表わすセンデイング信号を伝え、逆に入出
力制御装置２０から入出力装置３０1〜３０3へデ
ータが転送されるときにはデータ要求を表わすリ
クエスト信号を伝えるものである。同様にインタ
フエース・タグ・アウト線ITOは入出力装置３０
１〜３０3から入出力制御装置２０へデータ転送さ
れるときコモン・データ・バスBUS′上のデータ
を受信中であることを表わすレシーブ信号を伝
え、逆に入出力制御装置２０から入出力装置へデ
ータ転送されるときコモン・データ・バス
BUS′上にデータが存在することを表わすセンデ
イング信号を伝えるものである。
入出力制御装置、３０1〜３０3は複数の入出力装
置、BUSはチヤネル装置１０と入出力制御装置
２０間に設けられたデータバスで第２図と同一の
もの、同じくTGO1，TGO2，TGI1，TGI2は第
２図に示すタグアウト線TGO1，TGO2タグイン
線TGI1，TGI2と夫々同一機能のもの、BUS′は
入出力制御装置２０と複数の入出力装置３０1〜
３０3間に設けられたコモン・データ・バス、ITI
はインタフエース・タグ・イン線、ITOはインタ
フエース・タグアウト線である。インタフエー
ス・タグ・イン線はコモン・データーバス
BUS′上でデータが入出力装置３０1〜３０3から
入出力制御装置２０へ転送されるときには、該コ
モン・データ・バスBUS上にデータが存在する
ことを表わすセンデイング信号を伝え、逆に入出
力制御装置２０から入出力装置３０1〜３０3へデ
ータが転送されるときにはデータ要求を表わすリ
クエスト信号を伝えるものである。同様にインタ
フエース・タグ・アウト線ITOは入出力装置３０
１〜３０3から入出力制御装置２０へデータ転送さ
れるときコモン・データ・バスBUS′上のデータ
を受信中であることを表わすレシーブ信号を伝
え、逆に入出力制御装置２０から入出力装置へデ
ータ転送されるときコモン・データ・バス
BUS′上にデータが存在することを表わすセンデ
イング信号を伝えるものである。
また、前記入出力制御装置２０はデータ転送を
制御するための構成要素として、データ・バツフ
ア回路２１、該データバツフア回路２１とデータ
バスBUSとのデータ送受を制御すると共に前記
タグイン線・タグアウト線TGI1，TGI2，TGO1，
TGO2上の信号の送受信を行うデータ転送主制御
回路、該データ転送主制御回路２２に所定間隔に
設定されたタイミング信号を与える速度制御タイ
マ２５、該速度制御タイマ２５に該タイミング信
号Ｖの設定間隔をデータ転送中の入出力装置の種
別に応じて指示するためにIO識別情報IDを格納
されるレジスタ２４およびコモン・データ・バス
BUS′とデータバツフア回路２１とデータ送受を
制御すると共に前記インタフエース・タグ・イン
線ITIおよびインタフエースタグアウト線ITO上
の信号の送受を行う入出力インタフエース回路を
有している。
制御するための構成要素として、データ・バツフ
ア回路２１、該データバツフア回路２１とデータ
バスBUSとのデータ送受を制御すると共に前記
タグイン線・タグアウト線TGI1，TGI2，TGO1，
TGO2上の信号の送受信を行うデータ転送主制御
回路、該データ転送主制御回路２２に所定間隔に
設定されたタイミング信号を与える速度制御タイ
マ２５、該速度制御タイマ２５に該タイミング信
号Ｖの設定間隔をデータ転送中の入出力装置の種
別に応じて指示するためにIO識別情報IDを格納
されるレジスタ２４およびコモン・データ・バス
BUS′とデータバツフア回路２１とデータ送受を
制御すると共に前記インタフエース・タグ・イン
線ITIおよびインタフエースタグアウト線ITO上
の信号の送受を行う入出力インタフエース回路を
有している。
さて、入出力装置３０1〜３０3に対して入出力
動作を行う場合には、データ転送に先立つて、入
出力装置の選択がチヤネル装置１０からのコマン
ドによつて指示される。従つて、これにより選択
された入出力装置の種別を示す情報は入出力制御
装置２０に保持され、本発明においては前記IO
識別情報レジスタ２４に格納される。そして、デ
ータ転送時にはこのIO識別情報レジスタ２４の
内容IDが速度制御タイマ２５を制御するので、
該速度制御タイマ２５は現在データ転送中の入出
力装置が必要とするデータ転送速度に対応した時
間間隔（速度の逆数により与えられる。）をもつ
たタイミング信号Ｖを反復して発生する。この結
果、このタイミング信号Ｖによりデータ転送主制
御回路２２はコモンデータバスBUS′上のデータ
転送速度と略一致するデータ転送速度をもつてデ
ータ・バスBUS上のデータ転送を行わしめる。
なお、この両データ・バス上のデータ転送は相互
に非同期であり、かつ両者のタイミングのずれは
遂一変動するものとなつていることは言うまでも
ない。
動作を行う場合には、データ転送に先立つて、入
出力装置の選択がチヤネル装置１０からのコマン
ドによつて指示される。従つて、これにより選択
された入出力装置の種別を示す情報は入出力制御
装置２０に保持され、本発明においては前記IO
識別情報レジスタ２４に格納される。そして、デ
ータ転送時にはこのIO識別情報レジスタ２４の
内容IDが速度制御タイマ２５を制御するので、
該速度制御タイマ２５は現在データ転送中の入出
力装置が必要とするデータ転送速度に対応した時
間間隔（速度の逆数により与えられる。）をもつ
たタイミング信号Ｖを反復して発生する。この結
果、このタイミング信号Ｖによりデータ転送主制
御回路２２はコモンデータバスBUS′上のデータ
転送速度と略一致するデータ転送速度をもつてデ
ータ・バスBUS上のデータ転送を行わしめる。
なお、この両データ・バス上のデータ転送は相互
に非同期であり、かつ両者のタイミングのずれは
遂一変動するものとなつていることは言うまでも
ない。
すなわち、データバツフア回路によりチヤネル
装置の応答の遅速変動を吸収するようになつてい
る。
装置の応答の遅速変動を吸収するようになつてい
る。
このように、本発明においてはデータバツフア
回路２１を介した２つのデータバス上のデータ転
送速度が等しいので、データ・バツフア回路２
１、チヤネル装置１０の応答所要時間の最大値以
内に入出力装置が送出し得る（もしくは要求す
る）データの最大個数を格納するだけの記憶容量
をもつだけでよくなる。すなわち、従来のように
データ転送速度差と、データ転送継続時間との積
に比例するような余分な記憶容量が必要でなくな
る。
回路２１を介した２つのデータバス上のデータ転
送速度が等しいので、データ・バツフア回路２
１、チヤネル装置１０の応答所要時間の最大値以
内に入出力装置が送出し得る（もしくは要求す
る）データの最大個数を格納するだけの記憶容量
をもつだけでよくなる。すなわち、従来のように
データ転送速度差と、データ転送継続時間との積
に比例するような余分な記憶容量が必要でなくな
る。
また、本発明においては、オフセツトインタロ
ツク方式が採用されているが、以下その説明を第
４図および第５図に従つて説明する。
ツク方式が採用されているが、以下その説明を第
４図および第５図に従つて説明する。
第４図は入出力制御装置からチヤネル装置へデ
ータを転送するときの、各インタフエース信号及
びデータ信号を示しており、詳しくは同図１はタ
グイン線TGI1上のセンデイング信号S1を、同図
２はタグアウト線TGO1上のレシーブ信号R1を、
同図３はタグイン線TGI2上のセンデイング信号
S2を、同図４はタグアウト線TGO2上のレシーブ
信号R2を、同図５はデータ信号を夫々示してい
る。前記センデイング信号S1，S2は共に最小繰返
し周期がＴによつて与えられ、この周期Ｔは後述
するように速度制御タイマ２５の出力の最小周期
の２倍となつている。
ータを転送するときの、各インタフエース信号及
びデータ信号を示しており、詳しくは同図１はタ
グイン線TGI1上のセンデイング信号S1を、同図
２はタグアウト線TGO1上のレシーブ信号R1を、
同図３はタグイン線TGI2上のセンデイング信号
S2を、同図４はタグアウト線TGO2上のレシーブ
信号R2を、同図５はデータ信号を夫々示してい
る。前記センデイング信号S1，S2は共に最小繰返
し周期がＴによつて与えられ、この周期Ｔは後述
するように速度制御タイマ２５の出力の最小周期
の２倍となつている。
いま、同図５に示すようにデータ・バス上に最
初のデータD0が送出されると、その直後に同図
１に示すようなセンデイング信号S1がタグイン線
TGI1上で発生する。すると、このセンデイング
信号S1の発生がチヤネル装置に伝えられ、矢印ｉ
で示すようにこのセンデイング信号S1に応答して
レシーブ信号R1がタグアウトバスTGO1上に送出
される。このとき、データバス上のデータD0は
チヤネル装置側の図示しないデータ・バツフアに
既に格納されているので、チヤネル装置はこのデ
ータバツフアからデータの取出しを行う。
初のデータD0が送出されると、その直後に同図
１に示すようなセンデイング信号S1がタグイン線
TGI1上で発生する。すると、このセンデイング
信号S1の発生がチヤネル装置に伝えられ、矢印ｉ
で示すようにこのセンデイング信号S1に応答して
レシーブ信号R1がタグアウトバスTGO1上に送出
される。このとき、データバス上のデータD0は
チヤネル装置側の図示しないデータ・バツフアに
既に格納されているので、チヤネル装置はこのデ
ータバツフアからデータの取出しを行う。
また、同図１に示すようにセンデイング信号S1
はレシーブ信号R1の発生を待たず、前記周期Ｔ
の略半分だけ継続送出した後、その送出を終了す
る。このセンデイング信号S1の送出終了は矢印ｋ
で示すように次のデータD1の送出を表わす他の
タグイン線TGI2上でのセンデイング信号S2の送
出のきつかけとなると共に、矢印ｌで示すように
前記レシーブ信号R1の送出終了のきつかけとな
る。更に、このレシーブ信号R1の送出終了は他
のタグアウト線上の次のレシーブ信号R2の送出
を許可する。すなわち、前記２番目のセンデイン
グS2が矢印i′で示すようにチヤネル装置に与えら
れ、かつこの１番目のレシーブ信号R1の送出終
了が矢印ｍで示すように生じたことを条件とし
て、２番目のレシーブ信号R2が送出される。以
後は、この応答を交互に対を成すタグイン線タグ
アウト線TGI1，TGI2，TGO1，TGO2間で繰返
すようにされる。
はレシーブ信号R1の発生を待たず、前記周期Ｔ
の略半分だけ継続送出した後、その送出を終了す
る。このセンデイング信号S1の送出終了は矢印ｋ
で示すように次のデータD1の送出を表わす他の
タグイン線TGI2上でのセンデイング信号S2の送
出のきつかけとなると共に、矢印ｌで示すように
前記レシーブ信号R1の送出終了のきつかけとな
る。更に、このレシーブ信号R1の送出終了は他
のタグアウト線上の次のレシーブ信号R2の送出
を許可する。すなわち、前記２番目のセンデイン
グS2が矢印i′で示すようにチヤネル装置に与えら
れ、かつこの１番目のレシーブ信号R1の送出終
了が矢印ｍで示すように生じたことを条件とし
て、２番目のレシーブ信号R2が送出される。以
後は、この応答を交互に対を成すタグイン線タグ
アウト線TGI1，TGI2，TGO1，TGO2間で繰返
すようにされる。
次に第４図１，３に示すタグイン線TGI1，
TGI2上の信号を発生する具体的回路を第５図に
従つて説明する。
TGI2上の信号を発生する具体的回路を第５図に
従つて説明する。
第５図において、２１はデータ・バツフア回路
２２はデータ転送主制御回路、２４はIO識別情
報レジスタ、２５は速度制御タイマであり、コモ
ン・データ・バスBUS′、データ・バスBUS、イ
ンタフエースタグイン線ITI、タグイン線TGI1，
TGI2は第３図と同一のものである。
２２はデータ転送主制御回路、２４はIO識別情
報レジスタ、２５は速度制御タイマであり、コモ
ン・データ・バスBUS′、データ・バスBUS、イ
ンタフエースタグイン線ITI、タグイン線TGI1，
TGI2は第３図と同一のものである。
前記データバツフア回路２１はバツフアメモリ
BUFとコモン・データ・バスBUS′からのデータ
をバツフアメモリBUFの各番地に振り分ける切
換回路MLTとバツフアメモリBUFの各番地の内
容を選択する選択回路SELとバツフアメモリ
BUFへのデータ格納の都度インタフエース・タ
グ・インITI線からの信号で歩進するインカウン
タCNTiとバツフアメモリBUFからのデータの送
出の都度歩進するアウトカウンタCNToと両カウ
ンタCNTi，CNToの計数値の大小を比較する比
較器CMPとより構成されている。
BUFとコモン・データ・バスBUS′からのデータ
をバツフアメモリBUFの各番地に振り分ける切
換回路MLTとバツフアメモリBUFの各番地の内
容を選択する選択回路SELとバツフアメモリ
BUFへのデータ格納の都度インタフエース・タ
グ・インITI線からの信号で歩進するインカウン
タCNTiとバツフアメモリBUFからのデータの送
出の都度歩進するアウトカウンタCNToと両カウ
ンタCNTi，CNToの計数値の大小を比較する比
較器CMPとより構成されている。
また、前記データ転送主制御回路２２はフリツ
プフロツプFFおよびアンドゲートAND1，
AND2を有する。
プフロツプFFおよびアンドゲートAND1，
AND2を有する。
なお、第５図には、入出力制御装置２０からチ
ヤネル装置１０へのデータを転送する場合に使用
される構成のみを示しているが実際には逆方向の
データ転送のために同様な構成が別に設けられ
る。
ヤネル装置１０へのデータを転送する場合に使用
される構成のみを示しているが実際には逆方向の
データ転送のために同様な構成が別に設けられ
る。
動作を説明すると、コモン・データ・バス
BUS′からは入出力装置が送出したデータが切換
回路MLTを介してバツフアメモリBUFに次々と
格納され、このときインカウンタCNTiはデータ
の格納の都度計数内容を＋１する。
BUS′からは入出力装置が送出したデータが切換
回路MLTを介してバツフアメモリBUFに次々と
格納され、このときインカウンタCNTiはデータ
の格納の都度計数内容を＋１する。
このように増加されたインカウンタCNTiの内
容は、アウトカウンタCNTo内容に比較して大と
なるので、比較器CMPからは“１”が出力され、
従つてアンドゲートAND1，AND2はフリツプフ
ロツプFFの出力を通過させる。フリツプフロツ
プFFの出力は互いに相補的、つまり１方が“１”
のとき他方が“０”となつているので、前記アン
ドゲートAND1，AND2の出力も一方（例えば
TGI1側）が“１”、他方（例えばTGI2側）が
“０”となる。
容は、アウトカウンタCNTo内容に比較して大と
なるので、比較器CMPからは“１”が出力され、
従つてアンドゲートAND1，AND2はフリツプフ
ロツプFFの出力を通過させる。フリツプフロツ
プFFの出力は互いに相補的、つまり１方が“１”
のとき他方が“０”となつているので、前記アン
ドゲートAND1，AND2の出力も一方（例えば
TGI1側）が“１”、他方（例えばTGI2側）が
“０”となる。
一方、前記比較器CMPの出力“１”は速度制
御タイマ２５にも与えられ、これにより速度制御
タイマ２５はクロツクＯ／を計数可能となり、IO
識別情報レジスタ２４の内容によつて指示された
目標計数値に達するとき、パルス状のタイミング
信号Ｖを発生し、自分自身もリセツトされる。そ
して、このタイミング信号Ｖはフリツプフロツプ
FFを反転させると共にアウトカウンタCNT0を
歩進させる。従つてバツフアメモリBUFからの
次のデータが読出されてデータ・バスBUS上に
送出される。この結果、インカウンタCNTiとア
ウトカウンタCNT0の内容は等しくなる場合には
アンドゲートAND1，AND2の出力は両方とも
“０”となるが、次のデータがコモンデータバス
BUS′からバツフアメモリBUFに格納されている
ときにはインカウンタCNTiの内容は依然として
アウトカウンタCNT0の内容より大であるため、
アンドゲートAND1，AND2からはやはり、フリ
ツプ・フロツプFFの出力、すなわちそれまでの
論理値を反転した内容が出力されることになる。
御タイマ２５にも与えられ、これにより速度制御
タイマ２５はクロツクＯ／を計数可能となり、IO
識別情報レジスタ２４の内容によつて指示された
目標計数値に達するとき、パルス状のタイミング
信号Ｖを発生し、自分自身もリセツトされる。そ
して、このタイミング信号Ｖはフリツプフロツプ
FFを反転させると共にアウトカウンタCNT0を
歩進させる。従つてバツフアメモリBUFからの
次のデータが読出されてデータ・バスBUS上に
送出される。この結果、インカウンタCNTiとア
ウトカウンタCNT0の内容は等しくなる場合には
アンドゲートAND1，AND2の出力は両方とも
“０”となるが、次のデータがコモンデータバス
BUS′からバツフアメモリBUFに格納されている
ときにはインカウンタCNTiの内容は依然として
アウトカウンタCNT0の内容より大であるため、
アンドゲートAND1，AND2からはやはり、フリ
ツプ・フロツプFFの出力、すなわちそれまでの
論理値を反転した内容が出力されることになる。
本実施例においては、前記速度制御タイマ２５
に指示される目標計数値が第４図に示す周期Ｔの
半分をクロツクＯ／の周期で割つた値としているの
で、Ｔ／２期間毎にデータバスBUS上へのデー
タ送出が行われる。そして、この周期Ｔ／２は
IO識別情報レジスタ２４の内容によつて入出力
装置のデータ転送速度に相応して設定されるた
め、前記バツフアメモリBUFへのデータの入力
速度と出力速度を略一致させることが可能であ
る。
に指示される目標計数値が第４図に示す周期Ｔの
半分をクロツクＯ／の周期で割つた値としているの
で、Ｔ／２期間毎にデータバスBUS上へのデー
タ送出が行われる。そして、この周期Ｔ／２は
IO識別情報レジスタ２４の内容によつて入出力
装置のデータ転送速度に相応して設定されるた
め、前記バツフアメモリBUFへのデータの入力
速度と出力速度を略一致させることが可能であ
る。
以上説明したように、本発明によれば異なるデ
ータ転送速度を有する複数の入出力装置とデータ
バツフア回路間のデータ転送速度に合わせて、チ
ヤネル装置とデータバツフア回路間のデータ転送
速度を設定することが可能となつたため、チヤネ
ル装置の応答所要時間の最大値以内に入出力装置
が送出若しくは要求し得るデータの最大個数を格
納するだけの記憶容量をもつデータバツフア回路
を用意するだけで良くなり、安価なデータ転送制
御装置を提供することが可能となる。
ータ転送速度を有する複数の入出力装置とデータ
バツフア回路間のデータ転送速度に合わせて、チ
ヤネル装置とデータバツフア回路間のデータ転送
速度を設定することが可能となつたため、チヤネ
ル装置の応答所要時間の最大値以内に入出力装置
が送出若しくは要求し得るデータの最大個数を格
納するだけの記憶容量をもつデータバツフア回路
を用意するだけで良くなり、安価なデータ転送制
御装置を提供することが可能となる。
第１図は従来のインタロツク方式を説明するた
めの図、第２図はチヤネル装置と入出力制御装置
間のデータ転送に使用されるインタフエース信号
を示す図、第３図は発明の実施例におけるインタ
フエース信号および装置構成を示す図、第４図は
本発明により実施されるオフセツトインタロツク
方式の説明図、第５図は本発明のデータ転送制御
に使用される主要部を例示する図である。 R1，R2……リクエスト又はレシーブ信号、S1，
S2……センデイング信号、D1，D2，D3，D4……
データ信号、TGI1，TGI2……タグイン線、
TGO1，TGO2……タグアウト線、BUS……デー
タ・バス、１０……チヤネル装置、２０……入出
力制御装置、３０1〜３０2……入出力装置、２１
……データ・バツフア回路、２２……データ転送
主制御回路、２３……入出力インタフエース回
路、２４……IO識別情報レジスタ、２５……速
度制御タイマ。
めの図、第２図はチヤネル装置と入出力制御装置
間のデータ転送に使用されるインタフエース信号
を示す図、第３図は発明の実施例におけるインタ
フエース信号および装置構成を示す図、第４図は
本発明により実施されるオフセツトインタロツク
方式の説明図、第５図は本発明のデータ転送制御
に使用される主要部を例示する図である。 R1，R2……リクエスト又はレシーブ信号、S1，
S2……センデイング信号、D1，D2，D3，D4……
データ信号、TGI1，TGI2……タグイン線、
TGO1，TGO2……タグアウト線、BUS……デー
タ・バス、１０……チヤネル装置、２０……入出
力制御装置、３０1〜３０2……入出力装置、２１
……データ・バツフア回路、２２……データ転送
主制御回路、２３……入出力インタフエース回
路、２４……IO識別情報レジスタ、２５……速
度制御タイマ。
Claims (1)
- 【特許請求の範囲】 １ データ転送速度の異なる複数の入出力装置と
チヤネル装置間のデータ転送を仲介し、該データ
転送内容を一時的に格納するデータ・バツフア回
路を備え、前記チヤネル装置と前記入出力装置間
のデータ転送を制御するデータ転送制御装置であ
つて、 データ転送すべき入出力装置を識別する入出力
装置識別手段と、 該入出力装置識別手段の出力によつて前記チヤ
ネル装置と前記データバツフア回路間のデータ転
送速度を、データ転送すべき入出力装置と前記デ
ータバツフア回路間のデータ転送速度と一致させ
るように転送速度を切換える速度制御手段と、 を設けた事を特徴とするデータ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5764181A JPS57172438A (en) | 1981-04-16 | 1981-04-16 | Data transfer controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5764181A JPS57172438A (en) | 1981-04-16 | 1981-04-16 | Data transfer controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57172438A JPS57172438A (en) | 1982-10-23 |
| JPH042981B2 true JPH042981B2 (ja) | 1992-01-21 |
Family
ID=13061509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5764181A Granted JPS57172438A (en) | 1981-04-16 | 1981-04-16 | Data transfer controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57172438A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786854B2 (ja) * | 1986-05-19 | 1995-09-20 | 富士通株式会社 | デ ー タ 転 送 制 御 装 置 |
| JPS63182765A (ja) * | 1987-01-23 | 1988-07-28 | Fujitsu Ltd | ダイレクトメモリアクセス制御方式 |
-
1981
- 1981-04-16 JP JP5764181A patent/JPS57172438A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57172438A (en) | 1982-10-23 |
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