JPS59150421A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59150421A JPS59150421A JP58020593A JP2059383A JPS59150421A JP S59150421 A JPS59150421 A JP S59150421A JP 58020593 A JP58020593 A JP 58020593A JP 2059383 A JP2059383 A JP 2059383A JP S59150421 A JPS59150421 A JP S59150421A
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- Japan
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- titanium
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- silicide
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体基板の拡散層或いは：′１″導体基
板上の」二部膜とし・Ｃ形成された半導体層の低抵抗化
を図るために半導体部上に金属シリサイドが形成された
半導体」・ν置の製造方法に関する。
板上の」二部膜とし・Ｃ形成された半導体層の低抵抗化
を図るために半導体部上に金属シリサイドが形成された
半導体」・ν置の製造方法に関する。
近年の半導体装置の高集積化、性能の高度化に伴って装
置の高速化が要求され、半導体基板に形成された拡散層
やポリシリコン（多結晶シリコン）膜などの°°シート
抵抗を低減させることが必要となっている。
置の高速化が要求され、半導体基板に形成された拡散層
やポリシリコン（多結晶シリコン）膜などの°°シート
抵抗を低減させることが必要となっている。
このような要請に対処するため、拡散層−や上部膜とし
てのポリシリコン膜上に高融点金属のシリサイドを形成
させる手段がいくつか従業されている。
てのポリシリコン膜上に高融点金属のシリサイドを形成
させる手段がいくつか従業されている。
その中の代表的な手段の概略は次のようなものである。
まず半導体（シリコン）基板上にフィールド酸化膜およ
びゲート酸化膜を形成すると共に基板内に所定の拡散層
を形成し、ゲート酸化膜−Ｌにはゲート電極としてポリ
シリコン配線を形成する。続いてこのような半導体基板
上にチタン膜を被着する。その後、この半導体基板に５
００℃〜６００℃で熱処理を施すと、ブ・タン膜中のチ
タンとチタン膜゛丁に１妾触しているシリコンとが反応
し、ポリシリコン配線上および拡散ｆｉＭ−，）−にチ
タンシリサイド層が形成される。また、酸化シリコンと
チタンとは反応しないため、酸化膜と接している部位の
チタン膜はブタンシリサイドにはならずにグータン月ｑ
として夕（る。
びゲート酸化膜を形成すると共に基板内に所定の拡散層
を形成し、ゲート酸化膜−Ｌにはゲート電極としてポリ
シリコン配線を形成する。続いてこのような半導体基板
上にチタン膜を被着する。その後、この半導体基板に５
００℃〜６００℃で熱処理を施すと、ブ・タン膜中のチ
タンとチタン膜゛丁に１妾触しているシリコンとが反応
し、ポリシリコン配線上および拡散ｆｉＭ−，）−にチ
タンシリサイド層が形成される。また、酸化シリコンと
チタンとは反応しないため、酸化膜と接している部位の
チタン膜はブタンシリサイドにはならずにグータン月ｑ
として夕（る。
次いで拡散化およびポリシリ：１ン配線層上のブータン
シリサイド、膜が分１ｉ１１＃するように化学エツチン
グ法グどにより半導体基板」−に残った未反応のチタン
膜を除去する。このようにしてそれぞれ拡散層」二およ
びポリシリコン配線層上に、ｆ−タンシリザイド膜を形
成し、これら拡散層およびポリシリコン配線層のシート
抵抗を低減せしめるＯ 〔背最技術の問題点〕 従来のこのような金属シリサイド膜による素子高速化対
策には次のような問題点があった。
シリサイド、膜が分１ｉ１１＃するように化学エツチン
グ法グどにより半導体基板」−に残った未反応のチタン
膜を除去する。このようにしてそれぞれ拡散層」二およ
びポリシリコン配線層上に、ｆ−タンシリザイド膜を形
成し、これら拡散層およびポリシリコン配線層のシート
抵抗を低減せしめるＯ 〔背最技術の問題点〕 従来のこのような金属シリサイド膜による素子高速化対
策には次のような問題点があった。
すなわち、第１図（ａ）に示すように半導体基板１１に
形成された拡散層１３に一部重なるようにゲート酸化膜
１２Ｇとポリシリコン層１４とが積層形成されているも
のにチタン膜１５を被着した後熱処理を行なうと、ゲー
ト酸化膜１２Ｇが極めて薄いためゲート酸化膜１２Ｇの
側面に被着した側壁チタン膜１５ａに拡散層１３および
ポリシリコン膜１４からシリコンが拡散してしまう。そ
して、このシリコンと側壁チタン膜１５ａとが反応し°
Ｃチタンシリサイド膜となり、その後未反応チタンの除
去工程を行なっても除去できずに残り、結果的にポリシ
リコン膜１４と拡散層１３とが電気的に短絡してしまう
確率が罹めて高いものであった。
形成された拡散層１３に一部重なるようにゲート酸化膜
１２Ｇとポリシリコン層１４とが積層形成されているも
のにチタン膜１５を被着した後熱処理を行なうと、ゲー
ト酸化膜１２Ｇが極めて薄いためゲート酸化膜１２Ｇの
側面に被着した側壁チタン膜１５ａに拡散層１３および
ポリシリコン膜１４からシリコンが拡散してしまう。そ
して、このシリコンと側壁チタン膜１５ａとが反応し°
Ｃチタンシリサイド膜となり、その後未反応チタンの除
去工程を行なっても除去できずに残り、結果的にポリシ
リコン膜１４と拡散層１３とが電気的に短絡してしまう
確率が罹めて高いものであった。
また、熱処理中に拡散層１３中のシリコンがフィールド
酸化膜１２Ｆの段差部に被着した側壁チタン膜１５ｂを
経てフィールド酸化膜７２Ｆ上のチタン膜１５にまで拡
散し続け、拡散層１３中のシリコンが不足し°Ｃ第１図
（ｂ）の１３ａに示すようについにはチタンシリサイド
がこの拡散層１３を一つき抜は拡散、＠１３のＰＮ接合
を破壊してしまう喝合があった。
酸化膜１２Ｆの段差部に被着した側壁チタン膜１５ｂを
経てフィールド酸化膜７２Ｆ上のチタン膜１５にまで拡
散し続け、拡散層１３中のシリコンが不足し°Ｃ第１図
（ｂ）の１３ａに示すようについにはチタンシリサイド
がこの拡散層１３を一つき抜は拡散、＠１３のＰＮ接合
を破壊してしまう喝合があった。
この発明は上記のような点に舊みなさ肌たもので、その
目的とするところは拡散層や半導体基板上に形成さ叔た
ポリシリコン膜などへ簡易／、６手段によりそ）１ぞれ
低抵抗化を図るべ、き領域ごとに金属シリサイドを分離
して形成でき、歩留りの向−１−と装＠り高速化とを両
立できる半導体装置の製造方法を提供しようとするもの
である。
目的とするところは拡散層や半導体基板上に形成さ叔た
ポリシリコン膜などへ簡易／、６手段によりそ）１ぞれ
低抵抗化を図るべ、き領域ごとに金属シリサイドを分離
して形成でき、歩留りの向−１−と装＠り高速化とを両
立できる半導体装置の製造方法を提供しようとするもの
である。
すなわちこの発明に係る半導体装置の製造方法では、急
：唆々段差部あるいは逆テーパ状の段差部に金属膜な蒸
着形成すると段差部面の蒸着粒−７がいわゆる斜め２Ｇ
着といわれるよう（ｍ粗Ｖζ堆積したり、蒸着粒９の付
着しないいわゆる異常に蒸着し、た部分力、：でき、こ
の異常に蒸着した部夕の金属膜のエツチング速度が平坦
部に蒸着した金属膜よりも速くなる現象を利用してあら
かじめこの部分の金属を除去するものである。
：唆々段差部あるいは逆テーパ状の段差部に金属膜な蒸
着形成すると段差部面の蒸着粒−７がいわゆる斜め２Ｇ
着といわれるよう（ｍ粗Ｖζ堆積したり、蒸着粒９の付
着しないいわゆる異常に蒸着し、た部分力、：でき、こ
の異常に蒸着した部夕の金属膜のエツチング速度が平坦
部に蒸着した金属膜よりも速くなる現象を利用してあら
かじめこの部分の金属を除去するものである。
すなわち、まずフィールド酸化膜やポリシリコン膜など
の上部膜をＲＩＥ（反応性イオンエツチング）法やスパ
ッタ法などの急峻な段差が得られるエツチング法により
エツチングした半導体基板上に、金属シリサイドとｔ「
り得る例えばチタン、モリブデンなどの金属膜を形成す
る。
の上部膜をＲＩＥ（反応性イオンエツチング）法やスパ
ッタ法などの急峻な段差が得られるエツチング法により
エツチングした半導体基板上に、金属シリサイドとｔ「
り得る例えばチタン、モリブデンなどの金属膜を形成す
る。
続いて上記金属膜を例えばウェットエツチングにエリ段
差部における金属膜が除去されるまでエツチングし、上
記金属膜を基板表面の段差部に沿ってそれぞれ独立した
金属膜に分割する。
差部における金属膜が除去されるまでエツチングし、上
記金属膜を基板表面の段差部に沿ってそれぞれ独立した
金属膜に分割する。
この後熱処理を行ない拡散層或いはポリシリコン膜上な
どシリコンーヒに形成された金属膜をシリサイド化した
後適宜シリサイド化されなかった金属膜を除去するもの
である。
どシリコンーヒに形成された金属膜をシリサイド化した
後適宜シリサイド化されなかった金属膜を除去するもの
である。
以下図面を参照してこの発明の一実施例を説明する。第
２図において半導体基板１１の一部領域に接合深さが約
０．２μｍの拡散層１３を形成すると共に、半導体基板
１１上には上部膜とｊｔ影形成る。こ」１らの複数の上
部膜のパターニングは急峻ｆ′、Ｃ段差が得られるよう
に例えばＲＩＥ法を用いる。
２図において半導体基板１１の一部領域に接合深さが約
０．２μｍの拡散層１３を形成すると共に、半導体基板
１１上には上部膜とｊｔ影形成る。こ」１らの複数の上
部膜のパターニングは急峻ｆ′、Ｃ段差が得られるよう
に例えばＲＩＥ法を用いる。
ｉ：ｃお、現在では集積回路装置におけるパターニング
は、装置の高集積化、微細化を図るためＲＩＥ法やスパ
ッタ法などエツチング工程が略琺直にエツチング誉き横
方向エツチングの殆んど生じン１い異方性エツチングが
広く用いられている。
は、装置の高集積化、微細化を図るためＲＩＥ法やスパ
ッタ法などエツチング工程が略琺直にエツチング誉き横
方向エツチングの殆んど生じン１い異方性エツチングが
広く用いられている。
続いて、この基板１１の上表Ｍ１に、基板１１の温度を
１０℃−１５℃に冷却した状態でチタン膜１５を膜厚が
およそ１ｓｏｏｘとなるように蒸箔する。この除にチタ
ンの蒸着粒子ができるだけ基板表ｉｎに垂直に入射する
ようにするＯこのように、基板１ノをｌＯ℃〜１５℃に
冷却し蒸着粒子を基板表１１１１に平均して略垂直に飛
ばして蒸着を行なうと、急峻な段差部面においていわゆ
る斜め蒸着と言われるように蒸着金属が粗く異常成長し
、異常成長部Ａが形成される。
１０℃−１５℃に冷却した状態でチタン膜１５を膜厚が
およそ１ｓｏｏｘとなるように蒸箔する。この除にチタ
ンの蒸着粒子ができるだけ基板表ｉｎに垂直に入射する
ようにするＯこのように、基板１ノをｌＯ℃〜１５℃に
冷却し蒸着粒子を基板表１１１１に平均して略垂直に飛
ばして蒸着を行なうと、急峻な段差部面においていわゆ
る斜め蒸着と言われるように蒸着金属が粗く異常成長し
、異常成長部Ａが形成される。
次いでこの蒸着されたブータン膜１５をエチレン・ジア
ミンテトラアセティツク・アシッド（Ｅ Ｄ Ｔ Ａ
）を主成分としたエッチャントで約５００人エツチング
する。
ミンテトラアセティツク・アシッド（Ｅ Ｄ Ｔ Ａ
）を主成分としたエッチャントで約５００人エツチング
する。
ここで、上記異常成長部Ａは正常に密に形成されたチタ
ン膜１５に比らべ約５倍・３１０倍のエツチング速度で
エレチングされろ。
ン膜１５に比らべ約５倍・３１０倍のエツチング速度で
エレチングされろ。
従つ゛Ｃ１エッチくグ後は第２図（ｂ） （（示すよう
に前記異常成長部Ａが完全に除去さｉｌ、フィールド酸
化膜１２Ｆ上、拡散層１３−ヒお工びポリシリコン膜１
４上のそれぞｉｌ、に形成されたブータン膜１５が分割
さＪｔた状態で残る。
に前記異常成長部Ａが完全に除去さｉｌ、フィールド酸
化膜１２Ｆ上、拡散層１３−ヒお工びポリシリコン膜１
４上のそれぞｉｌ、に形成されたブータン膜１５が分割
さＪｔた状態で残る。
続いて４００℃〜５００℃で上記半導体基板ＩＩを熱処
理し、拡散層１３Ｊ−およびポリシリコン膜１４上のチ
タン膜１５をシリサイド化させ、第２図（Ｃ）に示すよ
うに拡散層１３およびポリシリコン膜１４上のそＪｔぞ
」′１．にチタンシリサイド膜１６を形成する。ここで
、段差部にはブータン膜が残存していないため、拡散層
１３上とポリシリコン膜Ｉ４上のチタンシリサイド膜１
６との連結や、拡散層１３中のシリコンがフィールド酸
化、膜１２Ｆ上のチタン膜１５に拡散する現象は生じ／
工い。また、フィールド酸化膜１２Ｆ」−のチタン膜１
５はシリコンと接しＣいないため、シリサイ−主反応を
起こさない。
理し、拡散層１３Ｊ−およびポリシリコン膜１４上のチ
タン膜１５をシリサイド化させ、第２図（Ｃ）に示すよ
うに拡散層１３およびポリシリコン膜１４上のそＪｔぞ
」′１．にチタンシリサイド膜１６を形成する。ここで
、段差部にはブータン膜が残存していないため、拡散層
１３上とポリシリコン膜Ｉ４上のチタンシリサイド膜１
６との連結や、拡散層１３中のシリコンがフィールド酸
化、膜１２Ｆ上のチタン膜１５に拡散する現象は生じ／
工い。また、フィールド酸化膜１２Ｆ」−のチタン膜１
５はシリコンと接しＣいないため、シリサイ−主反応を
起こさない。
続いて、フィールド酸化膜１２Ｆ−にの未反応のチタン
膜１５を化学的に除去ｒれば、拡散層１３やポリシリコ
ン層１４などの半導体部上にチタンシリサイド膜１６が
、半導体基板上の段差部に沿って分割された状態で形成
される。
膜１５を化学的に除去ｒれば、拡散層１３やポリシリコ
ン層１４などの半導体部上にチタンシリサイド膜１６が
、半導体基板上の段差部に沿って分割された状態で形成
される。
以上のように例えば拡散層１３およびポリシリコン嘩１
４は互いにショートす己ことなくシート砥抗ｉ班を著し
く低減さｆｌ、ノ、＝ものとな乙。
４は互いにショートす己ことなくシート砥抗ｉ班を著し
く低減さｆｌ、ノ、＝ものとな乙。
ここで、−上記実施例では段差部においてチタン膜１５
を斜め蒸着させ平坦部ではチタン粒子が密に蒸着する。
を斜め蒸着させ平坦部ではチタン粒子が密に蒸着する。
Ｃうにさせ、軽いエツチング１てより段差部に月着した
チタン膜１５のみを選択的に除去する。また拡散層１３
或いはポリシリコン膜１４は、所定のパターンの拡ｉｋ
ｋ層１３の領域やポリシリコン膜１４となるように酸化
膜やポリシリコン層をパターニングして形成するため必
ず上記拡散層１３やポリシリコンＨ＠１４のパターンに
沿って段差が形成される。従つＣ１十記チタン膜１５の
異常成長部Ａのエツチング工程において、マスクパタ、
−ンなどを必要とせずに丁度上記拡散層１３セポリシリ
コン膜１４のパターンに沿いセルファラインでチタン膜
１５が各領域ごとに分割され乙。
チタン膜１５のみを選択的に除去する。また拡散層１３
或いはポリシリコン膜１４は、所定のパターンの拡ｉｋ
ｋ層１３の領域やポリシリコン膜１４となるように酸化
膜やポリシリコン層をパターニングして形成するため必
ず上記拡散層１３やポリシリコンＨ＠１４のパターンに
沿って段差が形成される。従つＣ１十記チタン膜１５の
異常成長部Ａのエツチング工程において、マスクパタ、
−ンなどを必要とせずに丁度上記拡散層１３セポリシリ
コン膜１４のパターンに沿いセルファラインでチタン膜
１５が各領域ごとに分割され乙。
なお、−上記実施例では拡散ｊ膏１３やポリシリコン膜
１４と金属シリサイドを形成さ〜する金属としてチタン
を用いる場合につき述べたが、これはブータンの代り１
でモリブデン、タングステン。
１４と金属シリサイドを形成さ〜する金属としてチタン
を用いる場合につき述べたが、これはブータンの代り１
でモリブデン、タングステン。
タンタル、白金、コバルト、アルミ、ニウムなとシリコ
ンと反応１−金属シリーリ・・ｆドを形成するものであ
Ｊｔば他のものでも良い。
ンと反応１−金属シリーリ・・ｆドを形成するものであ
Ｊｔば他のものでも良い。
また、上記実梅例では段差部を急峻にし−Ｃ段差部側止
１のチタン膜Ｉ５を、ｐｌめ蒸着する部会につき述べた
が、例えば第３図に示すようにブータンシリサイド膜を
分離した状態で形成させるべき部位の段差部Ｂを逆テー
パ状にして以下前述と同様の手順で分離したチタンシリ
サイド膜を形成することができる。この場合には、チタ
ン膜１５が図のように段切れを起こし易く、段差部Ｂの
側面にチタンが充分に被着しないため、前記実施例と同
様にチタンの軽いエツチングによって段差部Ｂ付近のチ
タン膜を完全に除去することができ、金属シリサイド膜
間のショートやＰＮ接合部の接合破壊などの発生を防止
できる０ 〔発明の効果〕 以上のようにこの発明によれば、金属シリサイドを形成
する金属の金属膜を半導体基板の平坦部において密に被
着させ、段差部において異常被着させて後、この異常被
着部の金属膜を除去し、熱処理を行なうこと、にエリ、
例えば拡散層やポリシリコン膜等の低抵抗化を図るべき
各領域ごとに分割された金属シリサイド膜をシリコンの
露出した半導体基板」−に形成することができ、簡易な
手段にエリ歩留り０向上と装ｆ１の高速化とを両立でき
る≧１６樽体装置の製造方法を提供ｇろことができる０
１のチタン膜Ｉ５を、ｐｌめ蒸着する部会につき述べた
が、例えば第３図に示すようにブータンシリサイド膜を
分離した状態で形成させるべき部位の段差部Ｂを逆テー
パ状にして以下前述と同様の手順で分離したチタンシリ
サイド膜を形成することができる。この場合には、チタ
ン膜１５が図のように段切れを起こし易く、段差部Ｂの
側面にチタンが充分に被着しないため、前記実施例と同
様にチタンの軽いエツチングによって段差部Ｂ付近のチ
タン膜を完全に除去することができ、金属シリサイド膜
間のショートやＰＮ接合部の接合破壊などの発生を防止
できる０ 〔発明の効果〕 以上のようにこの発明によれば、金属シリサイドを形成
する金属の金属膜を半導体基板の平坦部において密に被
着させ、段差部において異常被着させて後、この異常被
着部の金属膜を除去し、熱処理を行なうこと、にエリ、
例えば拡散層やポリシリコン膜等の低抵抗化を図るべき
各領域ごとに分割された金属シリサイド膜をシリコンの
露出した半導体基板」−に形成することができ、簡易な
手段にエリ歩留り０向上と装ｆ１の高速化とを両立でき
る≧１６樽体装置の製造方法を提供ｇろことができる０
第１図は従来の半導体装置の製造方法なｎシコ明する断
面図、ｊＦ ２図はこの発明の一実施例１係る半導体装
置の製造方法を説明ｒる断面図、第３図はこの発明の他
の実施例を説明する断面図である。 １１・・・半導体基板、７２Ｆ・・フィールド酸化膜、
１２Ｇ・・・ゲート酸化膜、Ｉ３・・・拡散層、１４・
・ポリシリコン膜、１５・・チタン膜、１６・・・ブー
タンシリサイド膜、Ａ・・異常成長部、Ｂ・・・段差部
。 出願人代理人 弁理士 鈴 出 武 彦第１図 第２図 （ａ）
面図、ｊＦ ２図はこの発明の一実施例１係る半導体装
置の製造方法を説明ｒる断面図、第３図はこの発明の他
の実施例を説明する断面図である。 １１・・・半導体基板、７２Ｆ・・フィールド酸化膜、
１２Ｇ・・・ゲート酸化膜、Ｉ３・・・拡散層、１４・
・ポリシリコン膜、１５・・チタン膜、１６・・・ブー
タンシリサイド膜、Ａ・・異常成長部、Ｂ・・・段差部
。 出願人代理人 弁理士 鈴 出 武 彦第１図 第２図 （ａ）
Claims (2)
- （１）段差部を有する半導体基板表面に金属シリサイド
を形成する金属を上記半導体基板に対して略垂直に蒸着
させ、」―記半導体基板表面に上記金属から成る金属膜
を段差部において異常に、平坦部において密に形成させ
る工程と、」二記段差部に形成さＪｔた金属膜を除去す
る工程と、上記半導体基板を熱処理し上記平坦部に形成
された金属膜をシリサイド化させる工程とを具備するこ
とを特徴とする半導体装置の製造方法。 - （２）」−記金属シリサイドを形成′する金属としてモ
リフデン、タングステン、タンタル、コバルト、チタン
、白金、アルミニウムのいずれかを用いることを特徴と
する特許請求の範囲第１項記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020593A JPS59150421A (ja) | 1983-02-10 | 1983-02-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020593A JPS59150421A (ja) | 1983-02-10 | 1983-02-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59150421A true JPS59150421A (ja) | 1984-08-28 |
| JPH0150098B2 JPH0150098B2 (ja) | 1989-10-27 |
Family
ID=12031549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58020593A Granted JPS59150421A (ja) | 1983-02-10 | 1983-02-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59150421A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6068612A (ja) * | 1983-09-26 | 1985-04-19 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS62235775A (ja) * | 1986-04-07 | 1987-10-15 | Nippon Denso Co Ltd | 半導体装置およびその製造方法 |
| DE3908676A1 (de) * | 1988-12-24 | 1990-06-28 | Samsung Electronics Co Ltd | Verfahren zur ausbildung niederohmiger kontakte an mindestens zwei n+/p+-vorohmschen bereichen einer hochintegrierten halbleiterschaltung |
| JPH0590204A (ja) * | 1991-03-20 | 1993-04-09 | Philips Gloeilampenfab:Nv | 半導体デバイスの製造方法 |
-
1983
- 1983-02-10 JP JP58020593A patent/JPS59150421A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6068612A (ja) * | 1983-09-26 | 1985-04-19 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS62235775A (ja) * | 1986-04-07 | 1987-10-15 | Nippon Denso Co Ltd | 半導体装置およびその製造方法 |
| DE3908676A1 (de) * | 1988-12-24 | 1990-06-28 | Samsung Electronics Co Ltd | Verfahren zur ausbildung niederohmiger kontakte an mindestens zwei n+/p+-vorohmschen bereichen einer hochintegrierten halbleiterschaltung |
| JPH0590204A (ja) * | 1991-03-20 | 1993-04-09 | Philips Gloeilampenfab:Nv | 半導体デバイスの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0150098B2 (ja) | 1989-10-27 |
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