JPH0642525B2 - 多チツプチツプキヤリア及び製造方法 - Google Patents

多チツプチツプキヤリア及び製造方法

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JPH0642525B2
JPH0642525B2 JP61278519A JP27851986A JPH0642525B2 JP H0642525 B2 JPH0642525 B2 JP H0642525B2 JP 61278519 A JP61278519 A JP 61278519A JP 27851986 A JP27851986 A JP 27851986A JP H0642525 B2 JPH0642525 B2 JP H0642525B2
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Description

【発明の詳細な説明】 [産業上の利用分野] 本発明はチツプキヤリア及びその製造方法に関する。
[従来の技術及び問題点] 従来のリードレスチツプキヤリアでは、(通常はおおむ
ねアルミナである)セラミツクの多層を一緒に焼成し
て、集積回路チツプを載置可能な空胴を有する構成を生
成している。チツプは空胴内側のシエルフ上のポンドパ
ツドに接続されており、(例えば、モリブデンもしくは
コバールの)蓋がハンダずけされて空胴を密封してい
る。チツプキヤリアを形成するいくつかのセラミツク層
は焼成する前に金属トレースが模様ずけられており密封
空胴内側のボンドパツドとチツプキヤリア外側の接点間
の接続を行う。このようにして、チツプキヤリアは外部
接点に接触させることにより、チツプを密封分離しなが
ら回路板上に載置することができる。
この技術は完全に発達していて信頼度が高いが、克服す
べき制約もいくつかある。例えば現在、チツプキヤリア
内に多数のチツプを包含する方法を見つけようとするす
さまじい圧力がある。従来の技術により1個以上のチツ
プをチツプ空胴内に載置しボンデイングを行つて外部に
引き出すことはできるが、この直截的方法ではいくつか
の問題が生じる。一つの問題は足跡であり、キヤリアに
4個のチツプを載置すれば理想的には別々の4個のキヤ
リアの場合よりもボードエリアは遥かに小さくて済むは
ずであるが、従来技術ではこの利点が充分に達成されな
い。もう一つの問題は相互接続であり、従来技術のチツ
プキヤリアに許容される相互接続トポロジーは極めて簡
単なものとなりがちであるが、より複雑な相互接続によ
り多チツプモジユールの最適設計が極めて容易になる。
多チツプチツプキヤリア内で単位ボードエリア当りの密
度を高める一つの方法は、キヤリア内側に一層以上のチ
ツプを積み重ねる方法を見つけることであるが、チツプ
の上層に熱的及び電気的接続を行うなんらかの方法が必
要となる。チツプは作動中に発熱し、従来技術ではチツ
プからのこの熱流の大部分は(チツプが載置されてい
る)チツプキヤリアの底面を通つて回路板へ流下する
が、一層よりも多いチツプを使用する場合には全チツプ
がこの熱径路を利用することはできない。このようにし
て、熱消散問題が多チツプパツケージの主要な障害とな
る。
[問題点を解決するための手段及び作用] 本発明により、少くとも一層のチツプを直接基板に固着
するのではなくチツプ空胴上の密封蓋内側へ取りつけら
れた熱板へ固着させたパツキング密度を向上させたチツ
プキヤリアを提供することにより多チツプキヤリアを高
密度化することができる。熱板は据付後に上層のチツプ
からの導線をチツプキヤリアの空胴内側のボンデイング
レツジ上のボンドパツドに取りつけるための開口を有し
ている。好ましくは、各ボンデイングレツジはそうでな
い場合よりも幾分広くされており、多層チツプからの導
線は好ましくは同じボンデイングレツジに固着される。
このようにして、本発明によりチツプを一層以上に載置
することができ、チツプ上層が回路板に対して良好に熱
接続されている多チツプチツプキヤリアが提供される。
また本発明により、極めてコンパクトな足跡を有する多
チツプチツプキヤリアが提供される。
また本発明により、チツプとチツプキヤリアの外部接触
パツド間の相互接続を行うための新しいルートが提供さ
れ、これにより従来不可能であつた相互接続トポロジー
が可能となる。
チツプキヤリア相互接続技術に対するもう一つの最近の
新しい圧力は、巨大なピンアウト数を有するプロセツサ
が次第に使用されつつあることから生じる。例えば、あ
る種の記号プロセツサや信号プロセツサは100よりも
遥かに大きいピンアウトを必要とすることがある。これ
により、従来のパツケージの相互接続能力に巨大な圧力
が加わる。このような高ピンアウトプロセツサを1個以
上の他のチツプと密接パツケージすることが特に有利と
なることがしばしばあるが(キヤシユメモリ、バスマネ
ジヤ、コプロセツサ等)、このような構造に対して従来
の技術は全く不適当である。しかしながら、本発明によ
りこのような構成を有効に利用することができる。
本発明に従つて、チツプキヤリアが提供され、それは 内部空胴及び少くとも1個の集積回路チツプを載置する
ための前記空胴底部上の下部載置空間を有するチツプキ
ヤリア本体と、 前記空胴内側の前記載置空間に近接する接点パツドを有
する少くとも一つのボンデイングレツジと、 前記空胴内の前記下部載置空間上に載置された熱板とを
具備し、 前記熱板は前記チツプキヤリアの前記本体へ低熱抵抗で
取りつけられ、且つ少くとも1個の集積回路チツプを載
置するための第2の載置面を有しており、 少くとも1個の集積回路が前記下部載置空間上に載置さ
れ、且つ少くとも1個の集積回路が前記第2の載置面上
に載置されており、 複数本の接続導線が前記集積回路上の接点パツドを前記
ボンデイングレツジ上の選定接点パツドに接続してお
り、 前記チツプ空胴の前記本体に蓋が密封されており、前記
蓋と前記チツプ空胴がその間に前記下部載置空間と前記
熱板と前記搭載チツプを囲い込んでいる。
[実施例] 次に実施例の製作及び使用について詳細に説明する。
第1図に本発明の実施例を示す。(例えば、互いに融合
されたアルミナ等のセラミツクもしくは所望する場合に
は他のパツケージ材の多層で作られた)キヤリア10は
少くとも一つのボンデイングレツジ14により縁取りさ
れたチツプ空胴12を含んでいる。第1組のチツプ16
は各々チツプ空胴12の底部と熱接触しており、その上
面に信号及び電力導線用接点18を有している。第2の
複数個のチツプ20が金属熱板22に載置されている。
好ましくは、熱板22上に載置されたチツプ20は熱エ
ポキシもしくは同等コンパウンドにより熱板に付着され
ている。この接合24にはハンダを使用することもでき
るが、これはあまり好ましくない。
チツプ16の下層はハンダ付けもしくは熱エポキシとす
ることができる接合26によりキヤリア10に付着され
ている。しかしながら、接合26はハンダ付けとし接合
24は熱エポキシとするのが特に有利であり、それは一
般的にチツプ16の方がチツプ20よりも熱シンクが良
好なためであり、熱消散度の高いチツプを下位に配置す
るのが望ましい。
好ましくは、第1のTABストリツプ28がチツプ16
の頂部の接点18をTABストリツプの縁の導線に相互
接続する。好ましくは、第2のTABストリツプ30が
チツプ20の最上層下側上にある信号及び電力接点をT
ABストリツプの縁の第2組の導線に相互接続する。両
TABストリツプ共引き出され、TABストリツプ上の
トレースはボンデイングレツジ14上のパツケージ導線
に固着されている。この接続は熱圧縮ボンデングやハン
ダのリフローもしくは他の方法で行うことができる。ボ
ンデイングに熱圧縮を使用する場合には、2つのTAB
ストリツプからの導線をボンデイングレツジ14上の同
じ空間内へ固着することができることをお判り願いた
い。あるいは、第1図に示すように、上部TABストリ
ツプ30を低部TABストリツプ28からのトレースの
位置よりもチツプ空胴12から離れた位置に固着するこ
とができる。
金属熱板22は第2図に示すような開口を有している。
このようにして、パツケージを密封するために、好まし
くは頂部密封板(蓋)34が使用され、それは位置36
において空胴12周辺全体にわたつてチツプキヤリア1
0に固着されている。
第1図の実施例において、熱板22は蓋34にエポキシ
ボンデイングされており、本発明をこのように修正する
ことにより(例えば小型フイン付熱交換器を載置するこ
とができる)蓋34を熱が貫流できるため、熱板22か
らの第2の熱流路が提供される。
熱板22はモリブデンやコーバルもしくはキヤリア10
(及び理想的にはチツプ20)に匹敵する良好な熱膨張
を行う高い熱伝導率を有する任意他の材料で製造するこ
とができる。熱板22は厳密に金属製とする必要はな
く、シリコンやシリコンカーバイドや両者の合成材もし
くは他の材料で製造することができる。好ましくは、密
封板34はコバール製であるが、密封板に適した任意他
の材料で製造することもできる。
第2図は第1図の実施例の平面図である。底部チツプ層
16内のいくつかのチツプの概要が示されているが、上
部チツプ層20内のチツプの概要は別々には示されてお
らず、所望に応じてチツプ20はチツプ16と類似のパ
ターンもしくは異なるパターンでレイアウトすることが
できる。前記したように、TABストリツプ30の導線
は引き出されて上部ボンデイングレツジ14上のトレー
スに固着されている。
2個のチツプ16しか示していないが、本発明は広範な
数のチツプに使用できる多チツプパツケージ能力を提供
することをお判り願いたい。例えば、チツプキヤリア1
0は包含しようとするチツプの数とサイズに応じて、
0.16mm(0.4インチ)程度の小幅なものから5
0.8mm(2インチ)程度、もしくはそれよりも広幅な
チツプ空胴12で形成することができる。このパツケー
ジは多数のメモリチツプを包含するメモリモジユールと
して特に有利である。しかしながら、他の多数のチツプ
構成も多チツプパツケージに対して極めて有利である。
例えば、チツプ20の第2層に対してCMOS高速プロ
セツシングチツプを使用し、チツプの第1層にキヤツシ
ユメモリチツプ16を使用するものも有利である。この
ようにして、1個もしくは数個のプロセツサをキヤツシ
ユメモリに極めて密接に結合することができる。
好ましくは、熱板22はボンデイング位置40において
チツプキヤリア10に固着される。導線のための適切な
空間を得るために、厳密に必要な訳ではないが、これら
の位置40はボンデイングレツジ14の隅部とするのが
好ましい。接続40は熱エポキシもしくは低温ハンダ付
けにより行うことができる。これにより、金属板22及
び接続40を介したチツプ20の熱シンクが幾分行われ
る。しかしながら、チツプ20の熱シンクは代表的には
まだチツプ16の熱シンク程良好ではなく、従つて、こ
れが設計上のオプシヨンである場合には、パツケージ低
部の高電力消散チツプ16と共に、電力消散の低いチツ
プを上層チツプ20として使用することが好ましい。例
えば、CMOSdRAMチツプ20を含むメモリモジユ
ールはdRAMチツプのリフレツシユサイクルの制御
と、パリテイチエツクとローカルキヤツシユのために1
8個の1メガビツトCMOS dRAMチツプ20とチ
ツプ16を集積して一辺に50.8mm(2インチ)の2
メガビツトメモリモジユールを提供することができる。
[発明の効果] 導線は低インピーダンス導線とすることが好ましい。本
発明の利点を考察するもう一つの方法は、同じ外径寸法
のパツケージ内の同数のチツプに対して(もしくは所与
の総熱消散能力のパツケージに対して)パツケージから
到来するトレースを広くできることである。本技術にお
いて一般的に認識されているように、低インピーダンス
トレースを有することは極めて望ましく、それは小サイ
ズ導線の場合、数10〜数100メガヘルツのクロツク
速度を使用したい時は導線のインダクタンスにより極め
て高いインピーダンスを生じるためである。すなわち、
本発明の利点は所与のパツケージサイズもしくは所与の
総熱伝導に対して従来可能なものよりも広いトレースを
使用できることであり、従つて使用する導線は低インピ
ーダンスとなり高周波数における導線インダクタンスの
問題が低減される。
好ましくは、チツプ20のTABストリツプ30へのボ
ンデイングは、チツプ16のTABストリツプ28への
ボンデイングと同様に熱圧縮ボンデイングにより行われ
る。
チツプをレツジ14に接続するのにTABストリツプを
使用する替りに、熱圧縮ボンデイングや他の従来技術の
方法を使用して個別のボンドワイヤを使用することがで
き、前記したように、チツプ空胴内部から有機材料を除
去すれば、応用例によつては、個別ワイヤボンデイング
の付加コストが正当化される。
TABストリツプ上のトレースの間隔は0.254mm
(10ミル)中心上の0.177mm(5ミル)導線とす
ることができるが、0.635mm(25ミル)中心上の
0.254mm(10ミル)導線とする方がインピーダン
ス及びクロストークを低減するのにより好ましい。
また、好ましくはないが、一つよりも多いボンドレツジ
14を使用できることも認識願いたい。また、TABス
トリツプ相互接続により、TABストリツプ28のレツ
ジ上のTABストリツプ30の独立レツジを有すること
も可能である。
また、一層以上の熱板22を有することもできる。すな
わち、多レツジ14を使用する場合、付加チツプ層20
を保持する第2の熱板22を上部レツジ14へ固着し
て、パツケージが2層(もしくはそれよりも多い)のチ
ツプ20を含み、各層が低層チツプ16と共にそれ自体
の熱板22を有するようにすることができる。これもま
た、大量のメモリを有するマイクロプロセツサの密接集
積を行うのに望ましいことである。マイクロプロセツサ
のメモリへのアクセスはパツケージの外部へ行く必要が
ないという事実は、このローカルメモリモジユールに対
して高速アクセスタイムを達成できることを意味する。
同業者であれば本発明を広範に修正及び変更することが
でき、その範囲は特許請求の範囲により制約される。
以上の説明に関連して更に以下の項を開示する。
(1)内部空胴及び少くとも1個の集積回路チツプを載置
するための前記空胴底部上の下部載置空間を有するチツ
プキヤリア本体と、 前記空胴内側で前記載置空間に近接する接点パツドを有
する少くとも一つのボンデイングレツジと、 前記空胴内で前記下部載置空間上に載置された熱板とを
具備し、 −前記熱板は低熱抵抗でチツプキヤリアの前記本体に取
りつけられており、 −前記熱板は前記ボンデイングレツジ上の前記接点パツ
ドの複数個を露呈する開口を有し、 −前記熱板は少くとも1個の集積回路チツプを載置する
ための第2の載置面を有し、さらに、 前記下部載置空間上に載置された少くとも1個の集積回
路及び前記第2の載置面上に載置された少くとも1個の
集積回路と、 前記集積回路上の接点パツドを前記ボンデイングレツジ
上の選定接点パツドに連結する複数本の接続導線と、 前記チツプ空胴の前記本体に密封され、前記チツプ空胴
と共に前記下部載置空間、前記熱板及びその上に載置さ
れた前記チツプを囲み込む蓋とを具備するチツプキヤリ
ア。
(2)第(1)項において、前記熱板は前記全ての接点パツド
及び前記ボンデイングレツジの少くとも一つを露呈する
開口を有するチツプキヤリア。
(3)第(1)項において、前記熱板上に載置された前記チツ
プからの前記導線は前記多数の導電性トレース上を延在
するポリマストリツプにより少くとも部分的に支持され
た導電性トレースを有するチツプキヤリア。
(4)第(1)項において、前記チツプキヤリア本体は多層共
焼成セラミツク本体からなるチツプキヤリア。
(5)第(1)項のチツプキヤリアにおいて、 第1及び第2の熱板は共に前記空胴内に囲み込まれてお
り、前記第2の熱板は前記第1の熱板上に横たわつてお
り、 前記チツプキヤリア本体は少くとも第1及び第2のボン
デイングレツジを含み、 前記第2のボンデイングレツジは前記第1のボンデイン
グレツジよりも高く、 前記第2の熱板は低熱抵抗により前記第2のボンデイン
グレツジに取りつけられているチツプキヤリア。
(6)第(1)項において、前記熱板はアルミニウムの20%
以内の熱膨張係数を有する金属からなるチツプキヤリ
ア。
(7)第(1)項において、前記熱板上の前記第2の載置面は
実質的に平面状であるチツプキヤリア。
(8)第(1)項において、 前記熱板上の前記第2の載置面は一つよりも多い実質的
に平面状の部分を含み、前記各平面状部分は異なる高さ
を有し、 従つて、前記熱板上に載置された前記チツプは全てが同
じ高さではないチツプキヤリア。
(9)第(8)項において、 前記熱板の前記載置面の最も突き出た部分上に載置され
ている前記チツプは可撓性ポリマストリツプ内に支持さ
れた第1組の平行導線に接続されており、 前記熱板の前記最も突き出た部分上に載置されていない
前記チツプの少くともいくつかは第2の可撓性ポリマス
トリツプにより支持された導線に接続されており、 前記第1のポリマストリツプは少くとも部分的に前記第
2のポリマストリツプに重畳するチツプキヤリア。
(10)第(1)項において、 前記第1の載置面上に載置されたチツプの平均熱消散は
前記第2の載置面上に載置されたチツプの平均熱消散よ
りも高いチツプキヤリア。
(11)第(1)項において、前記チツプキヤリア本体の前記
第1の載置面上に載置された全チツプの総熱消散は前記
熱板上の前記第2の載置面上に載置された全チツプの総
熱消散の2倍以上であるチツプキヤリア。
(12)第(1)項において、前記熱板上に載置された前記チ
ツプは個別のボンド線により前記ボンデイングレツジ上
の前記接点パツドに接続されており、 前記熱板上の前記第2の載置面は前記チツプキヤリア本
体上の前記第1の載置面から離れる向きとされているチ
ツプキヤリア。
(13)第(1)項において、前記熱板上に載置された前記チ
ツプは可撓性ポリマストリツプ上に支持された導線を介
して前記ボンデイングレツジ上の前記接点パツドに接続
されており、 前記チツプは前記第1の載置面に対面する前記熱板の表
面上に載置されているチツプキヤリア。
(14)第(1)項において、低熱抵抗熱接触材が前記熱板と
前記蓋の熱接触を行うチツプキヤリア。
(15)第(14)項において、前記熱接触材は極めて柔らかな
金属からなるチツプキヤリア。
(16)基板と、 前記基板に付着された複数個のチツプキヤリアパツケー
ジと、 前記チツプキヤリアパツケージを相互接続して所望のマ
クロスコピツク回路構成を構成する複数のトレースを具
備し、 前記チツプキヤリアの少くともいくつかは、 (a)内部空胴及び少くとも1個の集積回路チツプを載置
する前記空胴底部上の下部載置空間と、 (b)前記空胴内側で前記載置空間に近接する接点パツド
を有する少くとも一つのボンデイングレツジと、 (c)・低熱抵抗で前記チツプキヤリアの前記本体へ取り
つけられ、 ・前記ボンデイングレツジ上の前記接点パツドの複数個
を露呈する開口を有し、 ・少くとも一つの集積回路チツプを載置する第2の載置
面を有する、 前記空胴内の前記下部載置空間上に載置された熱板と、 (d)前記下部載置空間上に載置された少くとも1個の集
積回路及び前記第2の載置面上に載置された少くとも1
個の集積回路と、 (e)前記集積回路上の接点パツドを前記ボンデイングレ
ツジ上の選定接点パツドに連結する複数本の接続導線
と、 (f)前記チツプ空胴の前記本体へ密封され、前記チツプ
空胴と共に前記下部載置空間、前記熱板及びその上に載
置された前記チツプを囲み込む蓋とを具備する回路板組
立体。
(17)第(16)項において、前記熱板は前記全ての接点パツ
ド及び前記ボンデイングレツジの少くとも1個を露呈す
る開口を有する回路板組立体。
(18)第(16)項において、前記熱板上に載置された前記チ
ツプからの前記導線は前記多数の導電性トレース上を延
在するポリマストリツプにより少くとも部分的に支持さ
れている導電性トレースを有する回路板組立体。
(19)第(16)項において、前記チツプキヤリア本体は多層
共焼成セラミツク本体からなる回路板組立体。
(20)第(16)項において、 第1及び第2の熱板が共に前記空胴内に囲み込まれてお
り、前記第2の熱板は前記第1の熱板上に横たわつてお
り、 前記チツプキヤリア本体は少くとも第1及び第2のボン
デイングレツジを含み、 前記第2のボンデイングレツジは前記第1のボンデイン
グレツジよりも高く、 前記第2の熱板は低熱抵抗で前記第2のボンデイングレ
ツジに取りつけられている回路板組立体。
(21)第(16)項において、前記熱板はアルミナの20%以
内の熱膨張係数を有する回路板組立体。
(22)第(16)項において、前記熱板上の前記第2の載置面
は実質的に平面状である回路板組立体。
(23)第(16)項において、 前記熱板上の前記第2の載置面は一つよりも多い実質的
に平面状の部分を含み、前記各平面状部分は異なる高さ
を有し、 従つて、前記熱板上に載置された前記チツプは全て同じ
高さではない回路板組立体。
(24)第(23)項において、 前記熱板の前記載置面の最も突き出た部分上に載置され
た前記チツプは可撓性ポリマストリツプ内に支持された
第1組の平行導線に接続されており、 前記熱板の前記最も突き出た部分上に載置されていない
前記チツプの少くともいくつかは第2の可撓性ポリマス
トリツプにより支持された導線に接続されており、 前記第1のポリマストリツプは少くとも部分的に前記第
2のポリマストリツプに重畳する回路板組立体。
(25)第(16)項において、前記第1の載置面上に載置され
たチツプの平均熱消散は前記第2の載置面上に載置され
たチツプの平均熱消散よりも高い回路板組立体。
(26)第(16)項において、前記チツプキヤリア本体の前記
第1の載置面上に載置された全チツプの総熱消散は前記
熱板上の前記第2の載置面上に載置された全チツプの総
熱消散の2倍以上である回路板組立体。
(27)第(16)項において、前記熱板上に載置された前記チ
ツプは個別のボンド線により前記ボンデイングレツジ上
の前記接点パツドへ接続されており 前記熱板上の前記第2の載置面は前記チツプキヤリア本
体上の前記第1の載置面から離れる向きとされている回
路板組立体。
(28)第(16)項において、 前記熱板上に載置された前記チツプは可撓性ポリマスト
リツプ上に支持された導線により前記ボンデイングレツ
ジ上の前記接点パツドに接続されており、 前記チツプは前記第1の載置面に対面する前記熱板の表
面上に載置されている回路板組立体。
(29)第(16)項において、低熱抵抗熱接触材が前記熱板と
前記蓋間の熱接触を行う回路板組立体。
(30)第(29)項において、前記熱接触材は極めて柔らかい
金属からなる回路板組立体。
(31)多チツプチツプキヤリアの製造方法において、 その底面上に第1のチツプ載置面を有する内部空胴を有
し、前記第1の載置面に近接するレツジを有するチツプ
キヤリア本体を構成するための多層セラミツクコンパウ
ンドを供給し、 前記第1の載置面上に(1個もしくは数個のチツプから
なる)第1組のチツプを載置し、 (1個もしくは数個のチツプからなる)第2の複数個の
チツプを熱板に組み立て、 前記熱板をその上に載置された前記第2の複数個のチツ
プと共に前記一つのレツジへ組み立てて、前記熱板が前
記第1の載置面に重畳するようにし、 導線を固着して前記第1の複数個のチツプと前記第2の
複数個のチツプの所定接点パツドを前記チツプキヤリア
本体の前記レツジ上の所定接点パツドと接続し、 前記チツプキヤリア本体に蓋を密封して前記熱板及び前
記空胴内の前記全てのチツプを囲み込むステツプからな
る多チツプチツプキヤリアの製造方法。
(32)第(31)項において、前記第1組のチツプからの前記
導線は前記第2組のチツプからの前記導線を接続する前
に接続される多チツプチツプキヤリアの製造方法。
(33)第(31)項において、前記第1組のチツプ及び前記第
2組のチツプからの導線は一般的な操作により前記ボン
デイングシエルフ上の前記各接点パツドへ接続される多
チツプチツプキヤリアの製造方法。
【図面の簡単な説明】
第1図はチツプキヤリアがその空胴底部に載置された一
つのチツプ層と熱板の下側に載置されたもう一つの層を
有する本発明の実施例の断面図、第2図は第1図の実施
例の平面図である。 符号の説明 10……キヤリア 12……チツプ空胴 14……ボンデイングレツジ 16,20……チツプ 18……電力導線用接点 22……熱板 28,30……TABストリツプ 34……蓋
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲイリイ エル.ベーネ アメリカ合衆国テキサス州アレン,リバー クレスト 908 (72)発明者 ピーター ゾガス アメリカ合衆国テキサス州オースチン,ラ ムプポスト レーン 12806

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】内部空胴及び少くとも1個の集積回路チツ
    プを載置するための前記空胴底部上の下部載置空間を有
    するチツプキヤリア本体と、 前記空胴内側で前記載置空間に近接する接点パツドを有
    する少くとも一つのボンデイングレツジと、 前記空胴内で前記下部載置空間上に載置された熱板とを
    具備し、 −前記熱板は低熱抵抗でチツプキヤリアの前記本体に取
    りつけられており、 −前記熱板は前記ボンデイングレツジ上の前記接点パツ
    ドの複数個を露呈する開口を有し、 −前記熱板は少くとも1個の集積回路チツプを載置する
    ための第2の載置面を有し、さらに、 前記下部載置面上に載置された少くとも1個の集積回路
    及び前記第2の載置面上に載置された少くとも1個の集
    積回路と、 前記集積回路上の接点パツドを前記ボンデイングレツジ
    上の選定接点パツドに連結する複数本の接続導線と、 前記チツプ空胴の前記本体に密封され、前記チツプ空胴
    と共に前記下部載置空間、前記熱板及びその上に載置さ
    れた前記チツプを囲み込む蓋とを具備するチツプキヤリ
    ア。
  2. 【請求項2】多チツプチツプキヤリアの製造方法におい
    て、 その底面上に第1のチツプ載置面を有する内部空胴を有
    し、前記第1の載置面に近接するレツジを有するチツプ
    キヤリア本体を構成するための多層セラミツクコンパウ
    ンドを供給し、 前記第1の載置面上に(1個もしくは数個のチツプから
    なる)第1組のチツプを載置し、 (1個もしくは数個のチツプからなる)第2の複数個の
    チツプを熱板に組み立て、 前記熱板をその上に載置された前記第2の複数個のチツ
    プと共に前記一つのレツジへ組み立てて、前記熱板が前
    記第1の載置面に重畳するようにし、 導線を固着して前記第1の複数個のチツプと前記第2の
    複数個のチツプの所定接点パツドを前記チツプキヤリア
    本体の前記レツジ上の所定接点パツドと接続し、 前記チツプキヤリア本体に蓋を密封して前記熱板及び前
    記空胴内の前記全てのチツプを囲み込むステツプからな
    る多チツプチツプキヤリアの製造方法。
JP61278519A 1985-11-22 1986-11-21 多チツプチツプキヤリア及び製造方法 Expired - Lifetime JPH0642525B2 (ja)

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