JPS6010764A - 半導体装置 - Google Patents

半導体装置

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JPS6010764A
JPS6010764A JP58119067A JP11906783A JPS6010764A JP S6010764 A JPS6010764 A JP S6010764A JP 58119067 A JP58119067 A JP 58119067A JP 11906783 A JP11906783 A JP 11906783A JP S6010764 A JPS6010764 A JP S6010764A
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JP
Japan
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package
semiconductor
receiving space
semiconductor device
height direction
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JP58119067A
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English (en)
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Teruyuki Nabeta
鍋田　照行
Kiyoshi Muratake
村竹　清
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は半導体装置に関する。特に、半導体装置がパッ
ケージに収容された状態における、全体の容積を縮少す
る改良に関する。換言すれば、半導体装置の実装密度を
向上する改良に関する。
（２）技術の背景 半導体装置は、素子の機械的な固定と保護、外部雰囲気
からの保護、端子引き出しの便宜、素子の放熱等の目的
をもって、パッケージに収容して使用される。したがっ
て、実装状態における外形寸法はパッケージに収容され
た状態の寸法をもって判断することが現実的であり、半
導体装置の実装密度を向上するには、パッケージの単位
体積に収容されうる半導体素子の数量を増加することが
有効である。
（３）従来技術と問題点 半導体パッケージは、樹脂封止型パッケージ、金属パッ
ケージ、セラミックパッケージ等に分類されるが、１例
として、セラミックパッケージを第１図に示す。図にお
いて、１は半導体素子であり、２はセラミックパッケー
ジであり、３はポンディングワイヤであり、４はポンデ
ィングワイヤ３とリード５とを接続する導電路でありセ
ラミックパッケージ２を貫通して設けられている。６は
キャップであり、パッケージ２の素子収容空間７を気密
的に封止する。
セラミックパッケージの外形寸法は１０〜２０ｍｍ（長
さ）×３〜５　ａｍ（幅）Ｘ３＋ｓｍ（高さ）程度が一
般であり、一方、半導体素子は１辺が３〜５１程度の平
板であるから、素子収容空間は半導体素子の大きさに比
して十分に広いと一般に云いうる。このように半導体素
子の寸法に比しパッケージの寸法が大きい理由は□加工
上及び実装上の便利さ、リード取り付′け位置を確保す
る必要性、放熱の向上等である。
したがって、かかる標準的外形寸法を有するパッケージ
に更、に多数の半導体素子を収容すれば、実装密度を向
上することが可能である。
（４）発明の目的 本発明の目的は、上記の可能性を実現して、実装密度の
高い半導体装置を提供することにある。
（５）発明の構成 本発明の構成は素子収容空間が、水平方向には中心に向
って、また、高さ方向には底部に向って、それぞれ、次
第に、かつ、階段状に縮少され、階段付き摺り林状の四
部とされているパッケージの上記の素子収容空間に、半
導体素子が素子支持板に搭載された状態で、複数段、高
さ方向に重ねられて収容されてなる半導体装置にある。
（６）発明の実施例 以下図面を参照しつつ、本発明の一実施例に係る半導体
装置について更に説明する。
゛　第２図、第３図、第４図参照 １１、１１’　、　１１”　、　１１”°は半導体素子
であり、本例においては、１１以外の半導体素子、１１
゛、１１”　、　１１°°°はセラミック板よりなる素
子支持板１８．１８゛、１Ｂ”　、　１８°°゛に搭載
される。なお、半導体素子１１も素子支持板に搭載して
もよい。素子支持板１Ｂ’　、　１８”　、　１Ｂ”°
には、第３図に示すように、半導体素子（図においては
１１′）との接続用ポンディングワイヤ１３′　とスル
ーホール１４等とを接続する線状導電路（図においては
１９゛）が延在しており、第４図に示すようにハンダバ
ンプに接続している。１２はセラミックパッケージであ
り、その素子収容空間１７は、水平方向には中心に向っ
て（図においては左右方向と紙面に垂直な方向とに）次
第に階段状に縮少され、又、高さ方向には底部に向って
次第に階段状に縮少されて、結果的　−に、階段付き摺
り林状の四部を形成している。そして、上記せる素子支
持板１８°、１８”、１８°°゛が素子収容室Ｆ！１１
’７の階段の夫々の上に配置される。
このとき、線状導電路１９°がスルーホール１４どそれ
ぞれ接触するように配置され、電気的に接続されること
は云うまでもない。ＩＢはセヤップであり、パッケージ
１２の素子収容空間１７を気密的に封止するか、キャッ
プ１Ｂを使用しない場合もある。
１５はリードであり、プリント基板等との接続に使用さ
れるが、このリード１５が使用されない場合もある。
かかる構造のセラミックパッケージ１２の外形寸法は、
上記せるとおり、１０〜２Ｑｍｍ（長さ）×３〜５ｍｍ
（幅）Ｘ３ｍｍ（高さ）程度の標準的外形寸法を有する
ことが一般であり、本発明においては、その素子収容空
間に複数個の半導体素子が収容されるので、実装密度が
向上する。
第５図参照 更に、図示せるように、セラミックパッケージ２２に複
数個の素子収容空間２７．３７等を形成すれば、実装密
度を更に向上することができ、特に、セラミックパッケ
ージ２２の裏面にも素子収容空間４７等を形成すれば、
実装密度を更に向上することができる。かかる構造をな
す場合は、セラミックパッケージの外形寸法を上記せる
標準寸法とすることは困難であるが、いづれにせよ、実
装密度が大幅に増大することが確認されている。図にお
いて、２！、２１’等、３１．３１°等、４１．４１’
等は半導体素子であり、２４はスルーホールであり、２
８．３８．４８は素子支持板であり、２６．３Ｂ、４６
はキャップであり、２５はリードである。このリードは
上記せるとおり、使用しない場合もある。
第６図、第７図、第８図参照 第６図、第７図、第８図は、第５図を参照して説明した
実施例において素子搭載用の凹部を増加した例を示す図
であり、それぞれ、表面図、側面図、裏面図を示す。図
において、２２は上記と同じくセラミックパッケージで
あり、５６．８６．７６．８６、・・・・・・は表面の
キャップであり、１０Ｂ　、　ＩＩＥ！、・・・・・・
は裏面のキャップであり、５７．６７．７７．８７、・
・・・・・は表面の素子収容空間であり、１０７　、１
１７、・・・・・・は裏面の素・子収容空間である。　
′　゛かかる構造を有する半導体装置を製造するために
は、従来技術における場合と全く同様、パッケージをい
くつかに分割してグリーンシートを製作し、その状態で
所要のスルーホールの形成、そのスルーホールの導電材
料をもってする充填や線状導電路の形成等をなし、その
後、パッケージ構造に組み立てた後焼成してパッケージ
を製作し、半導体素子の搭載をなした後ポンディグをな
し、所望によりキャップすればよい。
（７）発明の詳細 な説明せるとおり、本発明によれば、実装密度の高い半
導体装置を提供することができる。
【図面の簡単な説明】
第１図は従来技術におけるセラミックパッケージに収容
された半導体装置の概念的側方断面図である。第２図は
本発明の一実施例に係る半導体装置の概念的側方断面図
であり、第３図、第４図はその素子支持板の概念的平面
図と側面図とである。第５図は本発明の他の実施例に係
る半導体装置の概念的側方断面図である。第６図、第７
図、第８図は、第５図の実施例において素子搭載用凹部
を増加した実施例の表面図、側面図、裏面図である。 １．１１．１１°、　１１”　、　１１°″、　２１．
２１”１吋、３ビ、４１．４１°・・Φ半導体素子、　
２．１２．２２・・・セラミックパッケージ、３．１３
．１３′、２３、３３．４３・争・ポンディングワイヤ
、４．１４．２４・ｅ・スルーホール等の導電路、　５
．１５．２５・・・リード、６．１６．２６．３６．４
６・−・キャップ、　５８．６６．７６．８Ｂ、・・・
・・・・・０表面のキャップ、　１０８　、１１８　、
・・・・・・・・・裏面のキャップ、丁、１７．２７．
３７．４７・・・素子収容空間、　５７．６７．７７．
８７、・・・・・・・・・表面の素子収容空間、　１Ｂ
？　、　１１７　、・・・・・・・・・裏面の素子収容
空間、　１８．１８’、１８°’、１８”°、２８．３
８．４８・・・素子支持板、　１９°　・・・線状導電
路。 由Ｕμ〜 傅げ　１ｎＡ”ｑｔＣ’

Claims (1)

    【特許請求の範囲】
  1. 素子収容空間が水平方行には中心に向かって高さ方向に
    は底部に向かって次第に階段状に縮少されてなるパッケ
    ージの前記素子収容空間に、半導体素子が搭載された素
    子支持板が複数枚、階段状に収容されてなる半導体装置
    。
JP58119067A 1983-06-30 1983-06-30 半導体装置 Pending JPS6010764A (ja)

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