JPH0642629B2 - 相補性絶縁ゲ−ト型半導体回路 - Google Patents
相補性絶縁ゲ−ト型半導体回路Info
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- JPH0642629B2 JPH0642629B2 JP62030748A JP3074887A JPH0642629B2 JP H0642629 B2 JPH0642629 B2 JP H0642629B2 JP 62030748 A JP62030748 A JP 62030748A JP 3074887 A JP3074887 A JP 3074887A JP H0642629 B2 JPH0642629 B2 JP H0642629B2
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、相補性絶縁ゲート型（CMOS型）半導体回路に
関する。
関する。
（従来の技術） 従来のCMOS型半導体回路として、たとえば第５図に示す
ように２個のCMOSインバータ51,52が直列接続された回
路がある。通常、CMOS型半導体回路は、入力レベルがＶ
cc電源電位あるいはＶcc電源電位であるときに貫通電流
が生じないので低消費電力であると言われている。しか
し、CMOSインバータのスイッチング時の過渡特性におい
ては、過渡的に貫通電流および出力ノードの充放電電流
が流れて消費電流となる。しかも、入力電圧ＶINのレベ
ルが緩やかに変化する場合、上記過渡的に流れる貫通電
流の割合が増える。即ち、前記第５図に示したCMOS半導
体回路において、入力電圧ＶINレベルをゆっくり変化さ
せた場合の中間ノード（初段インバータ出力ノード）の
電圧Ｖａ、次段インバータの出力ノードの電圧Ｖout，
Ｖcc電源の電流Ｉcc，Ｉss電源の電流Ｉssの波形は第６
図に示すようになる。ここで、CMOSインバータのＮチャ
ネルトランジスタの閾値をＶTN、Ｐチャネルトランジス
タの閾値をＶTPで表わすと、貫通電流は入力レベルがほ
ぼＶcc−｜ＶTP｜の間に流れ続けるので、入力波形の傾
きに強く依存する。また、出力電圧Ｖoutの波形は入力
電圧ＶINの波形が緩やかであると緩やかに変化する。こ
のことは、上記出力電圧Ｖoutを入力とする次段のCMOS
半導体回路（図示せず）においても上記したと同様に消
費電流が増大し、結果的にCMOS半導体回路系全体の消費
電力が増大する。そして、この消費電力は前記スイッチ
ング動作を繰り返して行う回路にあっては大幅に増大す
ることになる。
ように２個のCMOSインバータ51,52が直列接続された回
路がある。通常、CMOS型半導体回路は、入力レベルがＶ
cc電源電位あるいはＶcc電源電位であるときに貫通電流
が生じないので低消費電力であると言われている。しか
し、CMOSインバータのスイッチング時の過渡特性におい
ては、過渡的に貫通電流および出力ノードの充放電電流
が流れて消費電流となる。しかも、入力電圧ＶINのレベ
ルが緩やかに変化する場合、上記過渡的に流れる貫通電
流の割合が増える。即ち、前記第５図に示したCMOS半導
体回路において、入力電圧ＶINレベルをゆっくり変化さ
せた場合の中間ノード（初段インバータ出力ノード）の
電圧Ｖａ、次段インバータの出力ノードの電圧Ｖout，
Ｖcc電源の電流Ｉcc，Ｉss電源の電流Ｉssの波形は第６
図に示すようになる。ここで、CMOSインバータのＮチャ
ネルトランジスタの閾値をＶTN、Ｐチャネルトランジス
タの閾値をＶTPで表わすと、貫通電流は入力レベルがほ
ぼＶcc−｜ＶTP｜の間に流れ続けるので、入力波形の傾
きに強く依存する。また、出力電圧Ｖoutの波形は入力
電圧ＶINの波形が緩やかであると緩やかに変化する。こ
のことは、上記出力電圧Ｖoutを入力とする次段のCMOS
半導体回路（図示せず）においても上記したと同様に消
費電流が増大し、結果的にCMOS半導体回路系全体の消費
電力が増大する。そして、この消費電力は前記スイッチ
ング動作を繰り返して行う回路にあっては大幅に増大す
ることになる。
（発明が解決しようとする問題点） 本発明は、上記したように入力レベルが緩やかに変化す
る場合に消費電流が大きくなり、出力レベルも緩やかに
変化して次段回路の消費電流が大きくなるという問題点
を解決すべくなされたもので、入力レベルが緩やかに変
化する場合の消費電流の低減および出力レベルの急峻な
変化を可能とする相補性絶縁ゲート型半導体回路を提供
することを目的とする。
る場合に消費電流が大きくなり、出力レベルも緩やかに
変化して次段回路の消費電流が大きくなるという問題点
を解決すべくなされたもので、入力レベルが緩やかに変
化する場合の消費電流の低減および出力レベルの急峻な
変化を可能とする相補性絶縁ゲート型半導体回路を提供
することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明のCMOS型半導体回路は、入力段にCMOS型のレシオ
レス回路を設け、このレシオレス回路の出力ノードの電
圧を電源電圧範囲内で２つの入力反転電圧を有するCMOS
型のインバータに入力し、このインバータの２つの出力
ノードの電圧により制御されて前記レシオレス回路の出
力反転動作を加速するCMOS型の反転加速回路を上記レシ
オレス回路の出力ノードと２つの電源ノードとの間に接
続してなることを特徴とする。
レス回路を設け、このレシオレス回路の出力ノードの電
圧を電源電圧範囲内で２つの入力反転電圧を有するCMOS
型のインバータに入力し、このインバータの２つの出力
ノードの電圧により制御されて前記レシオレス回路の出
力反転動作を加速するCMOS型の反転加速回路を上記レシ
オレス回路の出力ノードと２つの電源ノードとの間に接
続してなることを特徴とする。
（作用） 上記のように各回路を接続することによって、入力電圧
のレベル変化が緩やかであっても、それぞれに直流電流
経路が生じないでレシオレス回路の出力電圧の変化が急
峻になる。
のレベル変化が緩やかであっても、それぞれに直流電流
経路が生じないでレシオレス回路の出力電圧の変化が急
峻になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図に示すCMOS型半導体回路において、Ａは入力段の
レシオレス（Ratioless）回路であって、たとえばCMOS
インバータであり、Ｂは上記レシオレス回路Ａの出力反
転動作を加速するための反転加速回路、Ｃは前記レシオ
レス回路Ａの出力が入力し、所定の２つの入力反転電圧
を有し、２つの出力が前記反転加速回路Ｂの制御入力と
なる次段のCMOSインバータ、Ｄは前記レシオレス回路Ａ
の出力電圧を保持するためのフリップフロップ回路であ
る。
レシオレス（Ratioless）回路であって、たとえばCMOS
インバータであり、Ｂは上記レシオレス回路Ａの出力反
転動作を加速するための反転加速回路、Ｃは前記レシオ
レス回路Ａの出力が入力し、所定の２つの入力反転電圧
を有し、２つの出力が前記反転加速回路Ｂの制御入力と
なる次段のCMOSインバータ、Ｄは前記レシオレス回路Ａ
の出力電圧を保持するためのフリップフロップ回路であ
る。
前記入力段インバータＡは、Ｖcc電源ノードとＶss電源
ノードとの間に第１，第２のＰチャネルトランジスタＰ
１，Ｐ２および第１，第２のＮチャネルトランジスタＮ
１，Ｎ２が直列に接続されており、Ｐチャネル，Ｎチャ
ネルで一対をなすトランジスタ（たとえば第１のＰチャ
ネルトランジスタＰ１と第２のＮチャネルトランジスタ
Ｎ２）のゲートが第１の入力ノード１に接続され、残り
の一対のトランジスタＰ２，Ｎ１のゲートが第２の入力
ノード２に接続されている。そして、第２のＰチャネル
トランジスタＰ２と第１のＮチャネルトランジスタＮ１
との接続点が出力ノード３となっている。
ノードとの間に第１，第２のＰチャネルトランジスタＰ
１，Ｐ２および第１，第２のＮチャネルトランジスタＮ
１，Ｎ２が直列に接続されており、Ｐチャネル，Ｎチャ
ネルで一対をなすトランジスタ（たとえば第１のＰチャ
ネルトランジスタＰ１と第２のＮチャネルトランジスタ
Ｎ２）のゲートが第１の入力ノード１に接続され、残り
の一対のトランジスタＰ２，Ｎ１のゲートが第２の入力
ノード２に接続されている。そして、第２のＰチャネル
トランジスタＰ２と第１のＮチャネルトランジスタＮ１
との接続点が出力ノード３となっている。
前記反転加速回路Ｂは、Ｖcc電源ノードとＶss電源ノー
ドとの間に第３，第４のＰチャネルトランジスタＰ３，
Ｐ４および第３，第４のＮチャネルトランジスタＮ３，
Ｎ４が直列に接続されており、Ｐチャネル，Ｎチャネル
で一対をなすトランジスタ（たとえば第３のＰチャネル
トランジスタＰ３と第４のＮチャネルトランジスタ
Ｎ４）のゲートが前記第１の入力ノード１に接続され、
残りの一対のトランジスタＰ４，Ｎ３の各ゲートが前記
次段インバータＣの２つの出力ノード４，５に対応して
接続されている。
ドとの間に第３，第４のＰチャネルトランジスタＰ３，
Ｐ４および第３，第４のＮチャネルトランジスタＮ３，
Ｎ４が直列に接続されており、Ｐチャネル，Ｎチャネル
で一対をなすトランジスタ（たとえば第３のＰチャネル
トランジスタＰ３と第４のＮチャネルトランジスタ
Ｎ４）のゲートが前記第１の入力ノード１に接続され、
残りの一対のトランジスタＰ４，Ｎ３の各ゲートが前記
次段インバータＣの２つの出力ノード４，５に対応して
接続されている。
前記次段インバータＣは、Ｖcc電源ノードとＶss電源と
の間に第５のＰチャネルトランジスタＰ５と第５のＮチ
ャネルトランジスタＮ５とが直列に接続され、上記両ト
ランジスタＰ５，Ｎ５との間に上記両トランジスタより
も高インピーダンス特性を有する高インピーダンス回路
（または素子）６が挿入されており、上記両トランジス
タＰ５，Ｎ５のゲートは前記入力段インバータＡの出力
ノード３に接続されている。上記高インピーダンス回路
６は、たとえば第６のＰチャネルトランジスタＰ６と第
６のＮチャネルトランジスタＮ６とが並列接続され、第
６のＰチャネルトランジスタＰ６のゲートがＶss電源ノ
ードに接続され、第６のＮチャネルトランジスタＮ６の
ゲートがＶDD電源ノードに接続されている。上記トラン
ジスタＰ６とＮ６の寸法は、トランジスタＰ５，Ｎ５の
gmにくらべノード５，４間のgmが十分小さくなるように
設定してある。そして、第５のＰチャネルトランジスタ
Ｐ５のドレイン（出力ノード５）および第５のＮチャネ
ルトランジスタＮ５のドレイン（出力ノード４）は、各
対応して前記第３のＮチャネルトランジスタＮ３のゲー
トおよび第４のＰチャネルトランジスタＰ４のゲートに
接続されている。
の間に第５のＰチャネルトランジスタＰ５と第５のＮチ
ャネルトランジスタＮ５とが直列に接続され、上記両ト
ランジスタＰ５，Ｎ５との間に上記両トランジスタより
も高インピーダンス特性を有する高インピーダンス回路
（または素子）６が挿入されており、上記両トランジス
タＰ５，Ｎ５のゲートは前記入力段インバータＡの出力
ノード３に接続されている。上記高インピーダンス回路
６は、たとえば第６のＰチャネルトランジスタＰ６と第
６のＮチャネルトランジスタＮ６とが並列接続され、第
６のＰチャネルトランジスタＰ６のゲートがＶss電源ノ
ードに接続され、第６のＮチャネルトランジスタＮ６の
ゲートがＶDD電源ノードに接続されている。上記トラン
ジスタＰ６とＮ６の寸法は、トランジスタＰ５，Ｎ５の
gmにくらべノード５，４間のgmが十分小さくなるように
設定してある。そして、第５のＰチャネルトランジスタ
Ｐ５のドレイン（出力ノード５）および第５のＮチャネ
ルトランジスタＮ５のドレイン（出力ノード４）は、各
対応して前記第３のＮチャネルトランジスタＮ３のゲー
トおよび第４のＰチャネルトランジスタＰ４のゲートに
接続されている。
前記フリップフロップ回路Ｄは、前記入力段インバータ
Ａの出力ノード３に入力端が接続された第１のCMOSイン
バータ７と、この第１のCMOSインバータ７の出力端と入
力端との間に出力インピーダンスの高い第２のCMOSイン
バータ８が接続されている。この第２のCMOSインバータ
８は、Ｖcc電源ノードとＶss電源ノードとの間に第７，
第８のＰチャネルトランジスタＰ７，Ｐ８および第７，
第８のＮチャネルトランジスタＮ７，Ｎ８が直列に接続
され、上記第７のＰチャネルトランジスタＰ７のゲート
がＶss電源ノードに接続され、第８のＮチャネルトラン
ジスタＮ８のゲートがＶcc電源ノードに接続され、第８
のＰチャネルトランジスタＰ８のゲートと第７のＮチャ
ネルトランジスタＮ７のゲートとが共通接続されて入力
端となっている。なお、第７のＰチャネルトランジスタ
Ｐ７と第８のＮチャネルトランジスタＮ８とは、第２の
CMOSインバータ８の出力端（つまり、入力段インバータ
Ａの出力ノード３）がフローティング状態にならない程
度にコンダクタンスが小さく設定されている。
Ａの出力ノード３に入力端が接続された第１のCMOSイン
バータ７と、この第１のCMOSインバータ７の出力端と入
力端との間に出力インピーダンスの高い第２のCMOSイン
バータ８が接続されている。この第２のCMOSインバータ
８は、Ｖcc電源ノードとＶss電源ノードとの間に第７，
第８のＰチャネルトランジスタＰ７，Ｐ８および第７，
第８のＮチャネルトランジスタＮ７，Ｎ８が直列に接続
され、上記第７のＰチャネルトランジスタＰ７のゲート
がＶss電源ノードに接続され、第８のＮチャネルトラン
ジスタＮ８のゲートがＶcc電源ノードに接続され、第８
のＰチャネルトランジスタＰ８のゲートと第７のＮチャ
ネルトランジスタＮ７のゲートとが共通接続されて入力
端となっている。なお、第７のＰチャネルトランジスタ
Ｐ７と第８のＮチャネルトランジスタＮ８とは、第２の
CMOSインバータ８の出力端（つまり、入力段インバータ
Ａの出力ノード３）がフローティング状態にならない程
度にコンダクタンスが小さく設定されている。
次に、上記各回路の動作上の特徴を説明する。第２図に
示すように、第１の入力ノード１の入力電圧ＶＡの立上
り、立下りの期間と第２の入力ノード２の入力電圧ＶＢ
の立上り、立下りの期間とが重ならないようにタイミン
グを設定しておくと、入力電圧ＶＡ，ＶＢの変化が緩や
かな場合でも入力段インバータＡに貫通電流が流れるこ
とはない。次段インバータＣは、Ｖcc電源ノードとＶss
電源ノードとの間に高インピーダンス回路６を挿入して
いるので貫通電流が抑制されており、第３図に示すよう
な動作を行う。即ち、入力電圧（入力段インバータＡの
出力電圧である）Ｖｃの立上りのときは、第５のＮチャ
ネルトランジスタＮ５の閾値電圧ＶTNを越えた時点から
出力ノード４の電圧ＶＥが立ち下り、さらに第６のＰチ
ャネルトランジスタＰ６および第６のＮチャネルトラン
ジスタＮ６のコンダクタンスが小さいことによる遅延を
伴って出力ノード５の電圧ＶＤが立ち下る。上記とは逆
に、入力電圧ＶＣの立下りのときは、Ｖcc−｜ＶTP｜
（ＶTPは第５のＰチャネルトランジスタＰ５の閾値電
圧）より低くなった時点から出力ノード５の電圧ＶＤは
立ち下り、さらに第６のＰチャネルトランジスタＰ６お
よび第６のＮチャネルトランジスタＮ６による遅延を伴
って出力ノード４の電圧ＶＥが立ち下る。
示すように、第１の入力ノード１の入力電圧ＶＡの立上
り、立下りの期間と第２の入力ノード２の入力電圧ＶＢ
の立上り、立下りの期間とが重ならないようにタイミン
グを設定しておくと、入力電圧ＶＡ，ＶＢの変化が緩や
かな場合でも入力段インバータＡに貫通電流が流れるこ
とはない。次段インバータＣは、Ｖcc電源ノードとＶss
電源ノードとの間に高インピーダンス回路６を挿入して
いるので貫通電流が抑制されており、第３図に示すよう
な動作を行う。即ち、入力電圧（入力段インバータＡの
出力電圧である）Ｖｃの立上りのときは、第５のＮチャ
ネルトランジスタＮ５の閾値電圧ＶTNを越えた時点から
出力ノード４の電圧ＶＥが立ち下り、さらに第６のＰチ
ャネルトランジスタＰ６および第６のＮチャネルトラン
ジスタＮ６のコンダクタンスが小さいことによる遅延を
伴って出力ノード５の電圧ＶＤが立ち下る。上記とは逆
に、入力電圧ＶＣの立下りのときは、Ｖcc−｜ＶTP｜
（ＶTPは第５のＰチャネルトランジスタＰ５の閾値電
圧）より低くなった時点から出力ノード５の電圧ＶＤは
立ち下り、さらに第６のＰチャネルトランジスタＰ６お
よび第６のＮチャネルトランジスタＮ６による遅延を伴
って出力ノード４の電圧ＶＥが立ち下る。
次に、前記第１図のCMOS型半導体回路の動作を説明す
る。入力電圧ＶＡ，ＶＢが共に０Ｖのとき（第２図中、
ｔ０〜ｔ１の期間）、入力段インバータＡのＰチャネル
トランジスタＰ１，Ｐ２が共にオンし、その出力ノード
３の電圧ＶｃはＶcc電位になり、次段インバータＣのＮ
チャネルトランジスタＮ５がオンし、その出力ノード
４，５は共に０Ｖになり、反転加速回路ＢのＰチャネル
トランジスタＰ３，Ｐ４は共にオンし、フリップフロッ
プ回路Ｄの出力電圧Ｖoutは０Ｖになっており、各回路
ともＶcc電源ノードとＶss電源ノードとの間の直流電流
経路は生じない。次に、入力電圧ＶＢは０Ｖのままで入
力電圧ＶＡが０ＶからＶcc電圧まで立ち上るとき（第２
図中、ｔ１〜ｔ２の期間）、入力段インバータＡはＮチ
ャネルトランジスタＮ１が入力電圧ＶＢによってオフし
ており、各回路ともＶcc電源ノードとＶss電源ノードと
の間の直流電流経路は生じない。次に、入力電圧ＶＢが
０Ｖ、入力電圧ＶＡがＶcc電圧のとき（第２図中、ｔ２
〜ｔ３の期間）、入力段インバータＡのＰチャネルトラ
ンジスタＰ１もオフし、反転加速回路ＢのＰチャネルト
ランジスタＰ３もオフするが、入力段インバータＡの出
力電圧Ｖｃはフリップフロップ回路Ｄによってのみ保持
されている。次に、入力電圧ＶＡがＶcc電位のままで入
力電圧ＶＢが０ＶからＶcc電位まで立ち上るとき（第２
図中、ｔ３〜ｔ４の期間）、入力電圧ＶＢが入力段イン
バータＡのＮチャネルトランジスタＮ１の閾値電圧ＶTN
を越えると、このトランジスタＮ１がオンし、入力段イ
ンバータＡの出力電圧Ｖｃが立ち下り始める。この出力
電圧Ｖｃの変化は入力電圧ＶＢの変化に依存し、入力電
圧ＶＢの立ち上りの変化が緩やかな場合には上記出力電
圧Ｖｃの立ち下りの変化は非常に遅いが、この時点にお
いてはＶcc電源ノードとＶss電源ノードとの間の直流電
流経路は生じない。上記出力電圧Ｖｃが次段インバータ
Ｃの高電位側の入力反転電圧Ｖcc−｜ＶTP｜より低くな
ると、次段インバータＣの出力電圧ＶＤが立ち上る。す
ると、反転加速回路ＢのＮチャネルトランジスタＮ３が
オンし、ＮチャネルトランジスタＮ４は入力電圧Ｖ
Ａ（このときＶcc電位）によって既にオンしているの
で、入力段インバータＡの出力ノード３の電荷は上記ト
ランジスタＮ３，Ｎ４によって放電される。このとき、
上記トランジスタＮ３，Ｎ４によって次段インバータＣ
は帰還がかかり、結果的に上記出力ノード３の電圧Ｖｃ
は急速に立ち下ることになる。そして、この出力電圧Ｖ
ｃによってフリップフロップ回路Ｄの出力電圧Ｖoutは
急速に０ＶからＶcc電位に変化する。このとき、次段イ
ンバータＣの出力ノード４の電圧ＶＥは出力ノード５の
電圧ＶＤより遅れて立ち上り、反転加速回路ＢのＮチャ
ネルトランジスタＮ３はオンするが、Ｐチャネルトラン
ジスタＰ３は入力電圧ＶＡ（このときＶcc電位）によっ
て既にオフしているので、Ｖcc電源ノードとＶss電源ノ
ードとの間に直流電流経路は生じない。なお、入力電圧
ＶＢがＶcc電位のままで入力電圧ＶＡがＶcc電位から０
Ｖまで変化するときの動作は、上述した入力電圧ＶＡが
Ｖcc電位のままで入力電圧ＶＢが０ＶからＶcc電位まで
立ち上るときの動作とは対称的であるので、その詳述を
省略する。
る。入力電圧ＶＡ，ＶＢが共に０Ｖのとき（第２図中、
ｔ０〜ｔ１の期間）、入力段インバータＡのＰチャネル
トランジスタＰ１，Ｐ２が共にオンし、その出力ノード
３の電圧ＶｃはＶcc電位になり、次段インバータＣのＮ
チャネルトランジスタＮ５がオンし、その出力ノード
４，５は共に０Ｖになり、反転加速回路ＢのＰチャネル
トランジスタＰ３，Ｐ４は共にオンし、フリップフロッ
プ回路Ｄの出力電圧Ｖoutは０Ｖになっており、各回路
ともＶcc電源ノードとＶss電源ノードとの間の直流電流
経路は生じない。次に、入力電圧ＶＢは０Ｖのままで入
力電圧ＶＡが０ＶからＶcc電圧まで立ち上るとき（第２
図中、ｔ１〜ｔ２の期間）、入力段インバータＡはＮチ
ャネルトランジスタＮ１が入力電圧ＶＢによってオフし
ており、各回路ともＶcc電源ノードとＶss電源ノードと
の間の直流電流経路は生じない。次に、入力電圧ＶＢが
０Ｖ、入力電圧ＶＡがＶcc電圧のとき（第２図中、ｔ２
〜ｔ３の期間）、入力段インバータＡのＰチャネルトラ
ンジスタＰ１もオフし、反転加速回路ＢのＰチャネルト
ランジスタＰ３もオフするが、入力段インバータＡの出
力電圧Ｖｃはフリップフロップ回路Ｄによってのみ保持
されている。次に、入力電圧ＶＡがＶcc電位のままで入
力電圧ＶＢが０ＶからＶcc電位まで立ち上るとき（第２
図中、ｔ３〜ｔ４の期間）、入力電圧ＶＢが入力段イン
バータＡのＮチャネルトランジスタＮ１の閾値電圧ＶTN
を越えると、このトランジスタＮ１がオンし、入力段イ
ンバータＡの出力電圧Ｖｃが立ち下り始める。この出力
電圧Ｖｃの変化は入力電圧ＶＢの変化に依存し、入力電
圧ＶＢの立ち上りの変化が緩やかな場合には上記出力電
圧Ｖｃの立ち下りの変化は非常に遅いが、この時点にお
いてはＶcc電源ノードとＶss電源ノードとの間の直流電
流経路は生じない。上記出力電圧Ｖｃが次段インバータ
Ｃの高電位側の入力反転電圧Ｖcc−｜ＶTP｜より低くな
ると、次段インバータＣの出力電圧ＶＤが立ち上る。す
ると、反転加速回路ＢのＮチャネルトランジスタＮ３が
オンし、ＮチャネルトランジスタＮ４は入力電圧Ｖ
Ａ（このときＶcc電位）によって既にオンしているの
で、入力段インバータＡの出力ノード３の電荷は上記ト
ランジスタＮ３，Ｎ４によって放電される。このとき、
上記トランジスタＮ３，Ｎ４によって次段インバータＣ
は帰還がかかり、結果的に上記出力ノード３の電圧Ｖｃ
は急速に立ち下ることになる。そして、この出力電圧Ｖ
ｃによってフリップフロップ回路Ｄの出力電圧Ｖoutは
急速に０ＶからＶcc電位に変化する。このとき、次段イ
ンバータＣの出力ノード４の電圧ＶＥは出力ノード５の
電圧ＶＤより遅れて立ち上り、反転加速回路ＢのＮチャ
ネルトランジスタＮ３はオンするが、Ｐチャネルトラン
ジスタＰ３は入力電圧ＶＡ（このときＶcc電位）によっ
て既にオフしているので、Ｖcc電源ノードとＶss電源ノ
ードとの間に直流電流経路は生じない。なお、入力電圧
ＶＢがＶcc電位のままで入力電圧ＶＡがＶcc電位から０
Ｖまで変化するときの動作は、上述した入力電圧ＶＡが
Ｖcc電位のままで入力電圧ＶＢが０ＶからＶcc電位まで
立ち上るときの動作とは対称的であるので、その詳述を
省略する。
ここで、上記説明におけるｔ３〜ｔ４期間の途中のｔａ
〜ｔｂ期間における上記回路の各ノードの電圧波形およ
びＶcc電源電流Ｉcc，Ｖss電源電流Ｉssの波形を第４図
に示す。この第４図は、上記回路に前述した従来例の第
５図の回路と同様の負荷接続を行なった場合の特性を示
しており、前述した第６図に比べて、入力電圧ＶINの入
力波形の傾きは同じであり、それぞれの時間の表示区間
が異なる。上記第４図を前記第６図と比べると分るよう
に、消費電流が約1/25倍になり、出力電圧Ｖoutの立ち
上り、立ち下りにおける傾き（電圧変化分／時間）は約
１５倍になっている。
〜ｔｂ期間における上記回路の各ノードの電圧波形およ
びＶcc電源電流Ｉcc，Ｖss電源電流Ｉssの波形を第４図
に示す。この第４図は、上記回路に前述した従来例の第
５図の回路と同様の負荷接続を行なった場合の特性を示
しており、前述した第６図に比べて、入力電圧ＶINの入
力波形の傾きは同じであり、それぞれの時間の表示区間
が異なる。上記第４図を前記第６図と比べると分るよう
に、消費電流が約1/25倍になり、出力電圧Ｖoutの立ち
上り、立ち下りにおける傾き（電圧変化分／時間）は約
１５倍になっている。
なお、本発明は上記実施例に限らず、次段インバータＣ
のＰチャネルトランジスタＰ６，Ｎチャネルトランジス
タＮ６やフリップフロップ回路ＤのＰチャネルトランジ
スタＰ７、ＮチャネルトランジスタＮ８をそれぞれ同等
のコンダクタンスを有する抵抗素子で置換することがで
きる。また、フリップフロップ回路Ｄは必要に応じて省
略してもよい。
のＰチャネルトランジスタＰ６，Ｎチャネルトランジス
タＮ６やフリップフロップ回路ＤのＰチャネルトランジ
スタＰ７、ＮチャネルトランジスタＮ８をそれぞれ同等
のコンダクタンスを有する抵抗素子で置換することがで
きる。また、フリップフロップ回路Ｄは必要に応じて省
略してもよい。
［発明の効果］ 上述したように本発明のCMOS型半導体回路によれば、入
力電圧レベルが緩やかに変化する場合でも殆んど直流電
流を伴わずに出力電圧が急峻に変化するようになる。従
って、今後ますます低消費電力化が進むLSI回路に採用
する上で非常に有効である。
力電圧レベルが緩やかに変化する場合でも殆んど直流電
流を伴わずに出力電圧が急峻に変化するようになる。従
って、今後ますます低消費電力化が進むLSI回路に採用
する上で非常に有効である。
第１図は本発明のCMOS型半導体回路の一実施例を示す回
路図、第２図は第１図の回路の入力電圧の波形の一例を
示す図、第３図は第１図中の次段インバータの入力電
圧，出力電圧の波形例を示す図、第４図は第２図の入力
電圧のｔａ〜ｔｂ期間における第１図の回路の各ノード
の電圧波形および電源電流波形を示す図、第５図は従来
のCMOS型半導体回路を示す回路図、第６図は第５図の回
路の入力電圧の立ち上り時における各ノードの電圧波形
および電源電流波形を示す図である。 Ａ……入力段CMOSインバータ、Ｂ……反転加速回路、Ｃ
……次段インバータ、Ｐ１〜Ｐ３……Ｐチャネルトラン
ジスタ、Ｎ１〜Ｎ３……Ｎチャネルトランジスタ、１，
２，３，４，５……ノード、６……高インピーダンス回
路。
路図、第２図は第１図の回路の入力電圧の波形の一例を
示す図、第３図は第１図中の次段インバータの入力電
圧，出力電圧の波形例を示す図、第４図は第２図の入力
電圧のｔａ〜ｔｂ期間における第１図の回路の各ノード
の電圧波形および電源電流波形を示す図、第５図は従来
のCMOS型半導体回路を示す回路図、第６図は第５図の回
路の入力電圧の立ち上り時における各ノードの電圧波形
および電源電流波形を示す図である。 Ａ……入力段CMOSインバータ、Ｂ……反転加速回路、Ｃ
……次段インバータ、Ｐ１〜Ｐ３……Ｐチャネルトラン
ジスタ、Ｎ１〜Ｎ３……Ｎチャネルトランジスタ、１，
２，３，４，５……ノード、６……高インピーダンス回
路。
Claims (1)
- 【請求項１】入力信号がゲート供給されるＣＭＯＳ回路
の第１チャネル型トランジスタに直列接続された第１チ
ャネル型の第１のトランジスタを有し、前記ＣＭＯＳ回
路の第２チャネル型トランジスタに直列接続された第２
チャネル型の第２のトランジスタを有し、前記入力信号
とは論理レベル変化どうしが時間的に重ならないタイミ
ング信号が前記第１、第２のトランジスタのゲート入力
となる前段ＣＭＯＳ型のレシオレス回路と、 第１の電源電極ノードと第２の電源電極ノードとの間に
第１チャネル型の第３のトランジスタ、インピーダン
ス、第２チャネル型の第４のトランジスタをこの順に直
列接続した直列回路を設け、前記第３、第４のトランジ
スタのゲートに前記レシオレス回路の出力を与えた後段
ＣＭＯＳ型回路と、 前記レシオレス回路の出力を与えるノードと第２の電源
電極ノードとの間にあって前記インピーダンスと前記第
３のトランジスタとの接続点の電圧がゲートに印加され
る第２チャネル型の第５のトランジスタを有し、この第
５のトランジスタに直列接続される第２チャネル型の第
６のトランジスタを有し、前記レシオレス回路の出力を
与えるノードと第１の電源電極ノードとの間にあって前
記インピーダンスと前記第４のトランジスタとの接続点
の電圧がゲートに印加される第１チャネル型の第７のト
ランジスタを有し、この第７のトランジスタに直列接続
された第１チャネル型の第８のトランジスタを有し、前
記第６、第８のトランジスタのゲート入力には前記タイ
ミング信号を与え、前記レシオレス回路の反転動作を加
速するＣＭＯＳ型の反転加速回路とを具備し、 前記第１、第２、第６、第８のトランジスタは、前記レ
シオレス回路および反転加速回路の出力を決定するのに
使用されないタイミングで、それぞれオフすることを特
徴とする相補性絶縁ゲート型半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030748A JPH0642629B2 (ja) | 1987-02-13 | 1987-02-13 | 相補性絶縁ゲ−ト型半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030748A JPH0642629B2 (ja) | 1987-02-13 | 1987-02-13 | 相補性絶縁ゲ−ト型半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63198415A JPS63198415A (ja) | 1988-08-17 |
| JPH0642629B2 true JPH0642629B2 (ja) | 1994-06-01 |
Family
ID=12312302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62030748A Expired - Fee Related JPH0642629B2 (ja) | 1987-02-13 | 1987-02-13 | 相補性絶縁ゲ−ト型半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642629B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2548333B2 (ja) * | 1988-09-30 | 1996-10-30 | 松下電器産業株式会社 | 出力回路装置 |
| JP5057894B2 (ja) * | 2007-08-31 | 2012-10-24 | セイコーインスツル株式会社 | 電圧検出回路及びそれを用いた発振器 |
-
1987
- 1987-02-13 JP JP62030748A patent/JPH0642629B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63198415A (ja) | 1988-08-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |