JPH064284A - リニアアレイ型の並列ｄｓｐプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 従来の３個分の処理を、ハードウェアを３倍
にせずに実現する。 【構成】 プログラム制御部１はＳＩＭＤ制御で従来の
３個分のプロセッサの処理を一つのプログラムにまとめ
られている。入力ＳＡＭ部２、出力ＳＡＭ部１０、デー
タメモリＡ部３は従来と同じである。データメモリＤ部
９は従来のデータメモリＢ部と同じである。またＡＬＵ
アレイＡ部４、ＡＬＵアレイＢ部６、ＡＬＵアレイＣ部
８はどれも従来のＡＬＵアレイ部と同じである。よっ
て、基本的に新規なのはデータメモリＢ部５とデータメ
モリＣ部７である。なお、各部分のビットサイズは、そ
れぞれＩＳＢ、ＭＡＢ、ＭＢＢ、ＭＣＢ、ＭＤＢ、ＯＳ
Ｂである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テレビなどの映像信号
の処理をプログラマブルに実現するリニアアレイ型ＤＳ
Ｐプロセッサに関するもので、特にその構成要素のＳＡ
Ｍ（シリアルアクセスメモリ）部、データメモリ部、Ａ
ＬＵアレイ部のうち、データメモリ部とＡＬＵアレイ部
を繰り返し並べて配置し、そのＡＬＵアレイ部に挟まれ
るデータメモリ部のメモリセルを２ポートメモリで構成
することを特徴とするＳＩＭＤ制御プログラム処理のプ
ロセッサに関する。

【０００２】

【従来の技術】本発明は、テレビなどの映像信号をソフ
トウェアプログラムでディジタル信号処理するための、
ＳＩＭＤ制御のプログラマブルなリニアアレイ型プロセ
ッサの構成および制御に関するもので、特に、ＳＩＭＤ
制御のリニアアレイ型プロセッサであって、その構成要
素である各プロセッサエレメントのデータメモリとＡＬ
Ｕアレイを交互に配置することにより、ＡＬＵを並列化
し、その処理能力を向上させようとするものである（Ｓ
ＩＭＤ制御： Single Instruction stream MultiData s
tream／全てのプロセッサエレメントが一つのプログラ
ムにより連動して動作する）。

【０００３】従来技術として、テレビなどの映像信号の
ディジタル信号処理をプログラマブルに実現するプロセ
ッサの構成として、ＳＩＭＤ制御のリニアアレイ型プロ
セッサがある（例えば JIM CHILDERS,et al "SVP:SERIA
L VIDEO PROCESSSOR" IEEE1990 CUSTOM INTEGRATED CI
RCUITS CONFERENCE 17.3 ）。

【０００４】このプロセッサは、図３のように１ビット
ＡＬＵによる演算アレイをＶＲＡＭに組み込んだ形にな
っている。以下この図３から説明する。

【０００５】このプロセッサは、大きくは、入力ＳＡＭ
（シリアルアクセスメモリ）部、データメモリＡ部、Ａ
ＬＵアレイ部、データメモリＢ部、出力ＳＡＭ部、プロ
グラム制御部などに分けられる。

【０００６】プログラム制御部にはプログラムメモリと
そのシーケンス制御回路がある。また入力ＳＡＭ部、デ
ータメモリＡ部、ＡＬＵアレイ部、データメモリＢ部、
出力ＳＡＭ部は、全体でリニアアレイ（直線配列）型の
多数並列化したプロセッサエレメント群を構成してお
り、プログラム制御部内にある、共通の一つのプログラ
ム制御部により連動してＳＩＭＤ制御される。

【０００７】なお入力ＳＡＭ部、データメモリＡ部、デ
ータメモリＢ部、出力ＳＡＭ部は、基本的にメモリであ
り、それらのメモリのためのＲＯＷアドレスデコード
は、詳細に説明しないが、図３においては、このプログ
ラム制御部に含まれているものとして以下説明する。

【０００８】多数並列化されたプロセッサエレメントの
単一エレメントは、図３で斜線で示したような縦の細長
い範囲であり、これが図で横方向に直線配列で並んでい
る。即ち、ひとつのプロセッサエレメントを構成するの
に必要な、ごく一般的な図４のようなプロセッサの構成
を、図３の斜線で示した縦の細長いプロセッサエレメン
トがそれぞれ実現している。

【０００９】入力バッファメモリ（ＩＱ）に相当するの
が入力ＳＡＭ部である。出力バッファメモリ（ＯＱ）に
相当するのが出力ＳＡＭ部である。第１のデータメモリ
（ＲＦＢ）に相当するのがデータメモリＢ部である。第
２のデータメモリ（ＲＦＡ）に相当するのがデータメモ
リＡ部である。第１のデータメモリと第２のデータメモ
リのデータを、必要に応じて選んで演算するためのセレ
クタ（ＳＥＬ）及びＡＬＵに相当するのが、ＡＬＵアレ
イ部である。

【００１０】このプロセッサエレメントの普通のプロセ
ッサとの違いは、普通のプロセッサではそのハードウェ
アはワードプロセッサであり、ワードを単位として処理
するが、このプロセッサの場合はそのハードウェアはビ
ットプロセッサであり、ビットを単位として処理する点
である。ビットプロセッサはハードウェアが小さく、普
通には実現できない程多数の並列数を実現できる。なお
プロセッサエレメントの直線配列の並列数は、映像信号
の一水平走査期間の画素数（Ｈ）に一致させる。

【００１１】更にこのプロセッサエレメントの構造は、
図５のように概略書くことができる。入力ＳＡＭ部の一
つのプロセッサエレメント分は、入力ポインタからの制
御を受ける縦に並んだ複数の入力ＳＡＭセルである。入
力ＳＡＭセルは図３の入力ビット数分（ＩＳＢ）縦に並
べて用意されるのだが、図５ではそれを省略して一つだ
け代表して表示している。

【００１２】データメモリＡ部の一つのプロセッサエレ
メント分は、図５におけるメモリＡセルを、図３のＭＡ
Ｂのビット数分用意されて縦に並んでいるのだが、図５
ではそれを省略して一つだけ代表して表示している。

【００１３】ＡＬＵアレイ部の一つのプロセッサエレメ
ント分は、図５におけるＡＬＵセルである。ここでＡＬ
Ｕセル中の本当のＡＬＵ部分は１ビットＡＬＵであり、
全加算器（フルアダー）程度のものである。またＡＬＵ
セル中のセレクタ（ＳＥＬ）は、１ビットＡＬＵの入力
選択のためのものであり、図中の複数のＸ印で示すバス
との交点のうちの一つのバスからのデータを選択する。
なおＦＦはフリップフロップ（１ビットレジスタ）であ
る。

【００１４】データメモリＢ部の一つのプロセッサエレ
メント分は、図５におけるメモリＢセルを、図３のＭＢ
Ｂのビット数分用意されて縦に並んでいるのだが、図５
ではそれを省略して一つだけ代表して表示している。な
おメモリＢセルとメモリＡセルは同じもので良い。

【００１５】出力ＳＡＭ部の一つのプロセッサエレメン
ト分は、出力ポインタからの制御を受ける縦に並んだ複
数の出力ＳＡＭセルからなる。出力ＳＡＭセルは図３の
出力ビット数分（ＯＳＢ）縦に並べて用意されるのだ
が、図５ではそれを省略して一つだけ代表して表示して
いる。なお出力ＳＡＭセルは、入力ＳＡＭセルと同様の
もので良い。

【００１６】入力ＳＡＭ読みだし信号（ＩＲ）、メモリ
アクセス信号（ＡＡ及びＡＢ）、出力ＳＡＭ書き込み信
号（ＯＷ）などは、メモリセルのワード線であり、アド
レスデコードがされているものとする。またリードモデ
ィファイライトのために、読み出しのための信号はサイ
クルの前半、書き込みのための信号はサイクルの後半の
タイミングで発生される。

【００１７】なお図５において、セルを縦に通過する接
続線即ちビット線とポインタ信号線は、縦に並ぶ回路要
素を同様に接続しながら通過するものとする。また横方
向の接続線のメモリのワード線および入力データバス
は、横に並ぶ回路要素を同様に接続しながら通過する。

【００１８】次にこのプロセッサの動作を、図３、図５
を使って説明する。入力信号は入力ＳＡＭ部に導かれ
る。入力ポインタは一つのプロセッサエレメントにだけ
論理“Ｈ”を立てた１ビット信号即ち入力ポインタ信号
（ＩＰ）を発生し、“Ｈ”で指定されたプロセッサエレ
メントの入力ＳＡＭセルに入力データ（ＩＮ）が書き込
まれる。入力データバス及び入力ＳＡＭセルはそれぞれ
ＩＳＢビットだけあるが、図５では１ビット分だけを示
している。

【００１９】入力データは、映像信号の一水平走査期間
ごとに、入力ポインタにより入力ＳＡＭ部の左端のプロ
セッサエレメントのＳＡＭから順に右方向のプロセッサ
エレメントのＳＡＭに記憶していくことが出来、並んだ
プロセッサエレメント数が映像信号の一水平走査期間の
画素数分（Ｈ）であるので、入力映像信号のデータレー
トに合わせたクロックで、一水平走査期間右方向へＳＡ
Ｍ書き込みを続け、一水平走査期間分の入力データを入
力ＳＡＭ部に蓄積できる。このような入力動作は、水平
走査期間毎に繰り返される。

【００２０】プログラム制御部は、入力ＳＡＭ部、デー
タメモリＡ部、ＡＬＵアレイ部、データメモリＢ部、出
力ＳＡＭ部を以下のようにＳＩＭＤ制御して、処理を実
行する。このプログラム制御は、水平走査期間ごとに繰
り返される。即ち水平走査期間の時間をこのプロセッサ
の命令サイクル周期で割り算したステップ数だけのプロ
グラムが組める。

【００２１】一水平走査期間分の入力ＳＡＭ部に蓄積さ
れた入力データは、次の一水平走査期間において、必要
に応じてプログラム制御部の制御のもとに入力ＳＡＭ部
からデータメモリＢ部へ移され、演算処理に使われる。
この動作はプログラムで入力ＳＡＭ部の必要なビットの
記憶内容を入力ＳＡＭ読みだし信号（ＩＲ）によりアク
セスしては、転送先のデータメモリＢ部の所定のメモリ
セルへメモリアクセス信号（ＡＢ）を出して書き込んで
いくことにより実現する。

【００２２】ここで入力ＳＡＭ読みだし信号（ＩＲ）と
メモリアクセス信号（ＡＢ）はワード線であり、それぞ
れ複数あるが、これらはアドレスデコーダでデコードさ
れている。またこれらワード線はリードモディファイラ
イトのために、読み出しのための信号はサイクルの前
半、書き込みのための信号はサイクルの後半のタイミン
グで発生される。このデータ転送は縦方向のビット線を
経由して１サイクルに１ビットづつ行われる。なおこの
データ移動に際してＡＬＵで処理することは何もない
が、ＡＬＵセルを通るようになっており、その際ＡＬＵ
出力制御信号（ＢＢ）が所定のタイミングで発生され
る。

【００２３】入力ＳＡＭ部の各入力ＳＡＭセルからの読
みだし信号（ＩＲ）とデータメモリＡ部の各メモリセル
へメモリアクセス信号（ＡＡ）は同じアドレス空間にあ
り、メモリの同じＲＯＷデコーダでデコードされて、ワ
ード線として与えられるものである。

【００２４】データの演算処理にあたり、その準備とし
て必要に応じてデータメモリＡ部とデータメモリＢ部の
間で、所定のメモリセルへメモリアクセス信号（ＡＡ、
ＡＢ）を出して読み出し或いは書き込みを行い、データ
を移動できる。これも入力ＳＡＭ部からデータメモリＢ
部へのデータ転送の場合と同様にリードモディファイラ
イトで、縦方向のビット線を経由して１ビット１ビット
行われる。またこの時もデータ移動に際してＡＬＵで処
理することは何もないが、ＡＬＵセルを通るようになっ
ており、その際ＡＬＵ出力制御信号（ＢＡ或いはＢＢ）
が所定のタイミングで発生される。

【００２５】よって、データメモリＡ部とデータメモリ
Ｂ部には、過去に上述のようにして書き込まれた入力デ
ータや演算途中のデータが記憶されている。それらのデ
ータ或いはＡＬＵセル中の１ビットレジスタ（ＦＦ）に
記憶したデータを用いて、必要なＡＬＵでのビット演算
処理ができる。

【００２６】例えばデータメモリＡ部のあるビットのメ
モリＡセルのデータとデータメモリＢ部のあるビットの
メモリＢセルのデータを加算してデータメモリＢ部の今
読み出したビットのメモリＢセルに加算結果を書き込む
場合は以下のようになる。データメモリＡ部の所定のビ
ットのメモリＡセルへ読み出し信号（ＡＡ）、またデー
タメモリＢ部の所定のビットのメモリＢセルへは読み出
し信号（ＡＢ）をサイクルの前半に出す。

【００２７】データメモリＡ部から読み出されたデータ
とデータメモリＢ部から読み出されたデータは、ＡＬＵ
アレイ部のＡＬＵで演算処理される。ＡＬＵからの出力
は、データメモリＢ部の同じビットのメモリＢセルへ書
き込み信号（ＡＢ）をサイクルの後半に出してそこに書
き込む。その際にＡＬＵ出力制御信号（ＢＢ）が所定の
タイミングで与えられる。

【００２８】このＡＬＵセルでの演算動作は、ＡＬＵ制
御信号（ＡＬＵ−ＣＯＮＴ）によりプログラムから指定
される。ＡＬＵセルで演算した結果は、再びデータメモ
リＡ部或いはデータメモリＢ部に書き込むか、或いは必
要に応じてＡＬＵセル中の１ビットレジスタに記憶する
こともできる。

【００２９】このようにしてＡＬＵセルの上下に存在す
るデータメモリＡ部とデータメモリＢ部から、プログラ
ムに応じてデータを読み出しては、ＡＬＵアレイ部で必
要な算術演算或いは論理演算を施し、再びデータメモリ
Ａ部或いはデータメモリＢ部の所定のアドレスに書き込
むことが出来る。この演算処理は全てビット処理であ
り、サイクル当たり１ビットづつ処理を進める。

【００３０】一水平走査期間分の演算処理が終わると、
その水平走査期間のうちに、プログラムの最後の部分で
その水平走査期間分の出力データを出力ＳＡＭ部に移す
必要がある。今出力すべきデータがデータメモリＡ部に
あるとする時、所定のメモリセルへメモリアクセス信号
（ＡＡ）をサイクルの前半に出して読みだしを行い、ま
た出力ＳＡＭ部の所定のビットの出力ＳＡＭセルにデー
タ転送されるように、その出力ＳＡＭセルにサイクルの
後半に書き込み信号（ＯＷ）が発生される。

【００３１】データは縦方向のビット線を経由して１ビ
ット１ビットデータ転送される。またこの時もデータ移
動に際してＡＬＵで処理することは何もないが、ＡＬＵ
セルを通るようになっており、その際ＡＬＵ出力制御信
号（ＢＢ）が所定のタイミングで発生される。

【００３２】出力ＳＡＭ部の各出力ＳＡＭセルへの書き
込み信号（ＯＷ）とデータメモリＢ部の各メモリセルへ
メモリアクセス信号（ＡＢ）は同じアドレス空間にあ
り、メモリの同じＲＯＷデコーダでデコードされて、ワ
ード線として与えられるものである。

【００３３】以上のように、一水平走査期間の時間のう
ちに、入力ＳＡＭ部に蓄積された入力データの読み出
し、必要な演算処理、必要なデータ移動、そして出力Ｓ
ＡＭ部への出力データの書き込みまでが、ビットを単位
とするＳＩＭＤ制御プログラムで制御される。このプロ
グラム処理は水平走査期間を単位として繰り返される。

【００３４】このプログラム処理が終わって出力ＳＡＭ
部に移された出力データは、更に次の水平走査期間に、
以下のように出力ＳＡＭ部から出力される。出力信号は
出力ＳＡＭ部から出力データバスへ導かれ、このプロセ
ッサの外へ出力される。

【００３５】出力ポインタは、一つのプロセッサエレメ
ントについてだけ論理“Ｈ”を１つ立てた１ビット信号
即ち出力ポインタ信号（ＯＰ）を発生し、その論理
“Ｈ”で指定されたプロセッサエレメントの出力ＳＡＭ
セルから出力データが出力データバスに読み出され、出
力データ（ＯＵＴ）となる。出力データバス及び出力Ｓ
ＡＭセルは、それぞれＯＳＢビットだけあるが、図５で
は１ビット分だけを示している。

【００３６】出力データは映像信号の一水平走査期間ご
とに、出力ポインタにより、出力ＳＡＭ部の左端のプロ
セッサエレメントのＳＡＭから順に右方向のプロセッサ
エレメントのＳＡＭへ場所を移しながら読み出していく
ことが出来、並んだプロセッサエレメント数が映像信号
の一水平走査期間の画素数分（Ｈ）であるので、出力映
像信号のデータレートに合わせたクロックで、一水平走
査期間分の出力データを出力ＳＡＭ部から出力できる。
このような出力動作は水平走査期間毎に繰り返される。

【００３７】１．入力データの入力ＳＡＭ部への書き込
みによる入力動作。 ２．プログラム制御部のＳＩＭＤ制御による、入力ＳＡ
Ｍ部からの入力データ移動、データメモリＡ部、ＡＬＵ
アレイ部、データメモリＢ部による演算処理の実行、デ
ータ転送、そして出力ＳＡＭ部への出力データ移動。 ３．出力データの出力ＳＡＭ部からの読み出しによる出
力動作。 の３つの動作は、映像信号の一水平走査期間を単位とす
るパイプライン動作になっており、ひとつの水平走査期
間の入力データに注目すれば、それぞれの動作は一水平
走査期間の時間づつずれた形で実行されるが、３つの動
作は連続して同時に並行して進行できる。

【００３８】図５の各セルの構造は、理解を容易にする
ために非常に一般的なものだとして示している。

【００３９】

【発明が解決しようとする課題】従来例の構成では、こ
のプロセッサは入力ＳＡＭ部、データメモリＡ部、ＡＬ
Ｕアレイ部、データメモリＢ部、出力ＳＡＭ部からな
り、このアーキテクチャのプロセッサの処理性能は、例
えば図３の縦方向の長さを長く、即ち、入力ＳＡＭ部、
データメモリＡ部、データメモリＢ部、出力ＳＡＭ部の
メモリサイズを大きくしても、それぞれのデータメモリ
のアドレス空間が広がるだけで、ワーキングメモリが増
えるだけである。

【００４０】また図３の横方向の長さを長く、即ちプロ
セッサエレメントの並列数を増やしても、このプロセッ
サエレメントの並列数は適用する映像信号の一水平走査
期間の画素数に対応させて使うので意味がない。

【００４１】このアーキテクチャのプロセッサの処理性
能を向上させるには、命令サイクルを高速化するか、Ａ
ＬＵを並列化するか、或いはプロセッサ全体の並列化に
よるしかない。

【００４２】命令サイクルの高速化については、入力Ｓ
ＡＭ部の入力ＳＡＭセル、データメモリＡ部のメモリＡ
セル、データメモリＢ部のメモリＢセル、出力ＳＡＭ部
の出力ＳＡＭセルの各メモリセルがＤＲＡＭ構造で作ら
れているとアクセスタイムが遅く、それが高速化のネッ
クになる。しかしＤＲＡＭでないと、メモリ面積が大き
くなる。

【００４３】図３の従来例において、ＡＬＵを並列化す
るなどにより単純にＡＬＵアレイ部のＡＬＵセルの演算
性能を上げようとしても、このプロセッサのプロセッサ
エレメントは、メモリセルの横幅分程度の非常に幅狭い
形でできているので、横幅が大きくなってしまったり、
縦の長さが長くなり過ぎたりして、一つのプロセッサエ
レメントの面積のバランスが崩れたり、スペースの無駄
が生じやすい。

【００４４】またプロセッサ全体の並列化は、Ｎ台並列
化して処理性能がＮ倍になるとき、ハードウェアもＮ倍
になってしまう。本件は、このプロセッサにおける処理
性能向上のために、ＡＬＵセル内でのＡＬＵ並列化では
なく、プロセッサ内にＡＬＵセルを並列化する。

【００４５】

【課題を解決するための手段】本発明による第１の手段
は、リニアアレイ型の並列ＤＳＰプロセッサにおいて、
少なくともＳＡＭ（シリアルアクセスメモリ）部、デー
タメモリ部、ＡＬＵアレイ部からなり、データメモリ部
とＡＬＵアレイ部とが繰り返し並べて配置されているこ
とを特徴とするリニアアレイ型の並列ＤＳＰプロセッサ
である。

【００４６】本発明による第２の手段は、第１の手段記
載のリニアアレイ型の並列ＤＳＰプロセッサにおいて、
上記ＡＬＵアレイ部に挟まれるデータメモリ部のメモリ
セルを２ポートメモリで構成することを特徴とするリニ
アアレイ型の並列ＤＳＰプロセッサである。

【００４７】本発明による第３の手段は、第２の手段記
載のリニアアレイ型の並列ＤＳＰプロセッサにおいて、
上記メモリセルは少なくとも２本のビツト線より構成さ
れることを特徴とするリニアアレイ型の並列ＤＳＰプロ
セッサである。

【００４８】本発明による第４の手段は、第３の手段記
載のリニアアレイ型の並列ＤＳＰプロセッサにおいて、
上記回路を構成するプロセツサは、全てのプロセッサが
１つのプログラムにより連動して動作をするＳＩＭＤ制
御であることを特徴とするリニアアレイ型の並列ＤＳＰ
プロセッサである。

【００４９】本発明による第５の手段は、第４の手段記
載のリニアアレイ型の並列ＤＳＰプロセッサにおいて、
上記プロセツサは、映像信号の水平解像度に相当する個
数のプロセツサよりなり、全てのプロセツサが、１期間
において、１水平走査線の情報を処理することを特徴と
するリニアアレイ型の並列ＤＳＰプロセッサである。

【００５０】

【作用】これによれば、演算処理は従来より高速にでき
ると共に、ハードウェアは各プロセッサの入出力ＳＡＭ
部、データメモリ部、そのほかプログラム制御部でプロ
グラムメモリや制御線やデコード回路などの共通部分が
節約できる。

【００５１】

【実施例】図１が実施例の構成で、図３に対応するもの
である。簡単に言うとこれは、図３の構成のプロセッサ
を３個（Ｘ，Ｙ，Ｚ）を縦に並べて直列接続すると図６
のようになるが、この時にプロセッサＸの出力ＳＡＭ部
とプロセッサＹの入力ＳＡＭ部、及びプロセッサＹの出
力ＳＡＭ部とプロセッサＺの入力ＳＡＭ部は、出力ＳＡ
Ｍ部がパラレルからシリアルへの変換であり、入力ＳＡ
Ｍ部がシリアルからパラレルへの変換をしているので冗
長であり省略できる。

【００５２】また、するとプロセッサＸのデータメモリ
Ｂ部とプロセッサＹのデータメモリＡ部は、同様なもの
が並ぶので共通化が考えられる。プロセッサＹのデータ
メモリＢ部とプロセッサＺのデータメモリＡ部も同様で
ある。この冗長性を除いてまとめたのが図１である。こ
の図において、図３と同じ部分は説明を省略し、異なる
部分のみ説明する。

【００５３】プログラム制御部１は、やはり基本的には
同じＳＩＭＤ制御で構成要素も同じであるが、従来の３
個分のプロセッサの処理を一つのプログラムにまとめら
れている点が異なる。これは具体的に制御信号線が従来
のプロセッサより増えることになり、プログラムのワー
ドサイズが大きくなるが、３つのプロセッサで共通して
いた部分については共用できるので、３倍にはならず、
トータルではプログラムメモリや制御線やデコード回路
などが節約できる。

【００５４】入力ＳＡＭ部２、出力ＳＡＭ部１０、デー
タメモリＡ部３は図３と同じである。データメモリＤ部
９は図３のデータメモリＢ部と同じである。またＡＬＵ
アレイＡ部４、ＡＬＵアレイＢ部６、ＡＬＵアレイＣ部
８はどれも図３のＡＬＵアレイ部と同じである。よっ
て、基本的に新規なのはデータメモリＢ部５とデータメ
モリＣ部７である。なお、各部分のビットサイズ、即ち
縦の長さは、それぞれ図１のようにＩＳＢ、ＭＡＢ、Ｍ
ＢＢ、ＭＣＢ、ＭＤＢ、ＯＳＢである。

【００５５】図３に対する図５のモデルに対応した、実
施例における図１に対するモデルを図２に示す。ここで
は特に従来の図５と異なるメモリＢセルとメモリＣセル
についてのみ説明する。

【００５６】メモリＢセルとメモリＣセルは同じ回路で
ある。これらは従来のメモリセルと違って２ポートメモ
リとするために、ビット線を２本持ち、そのビット線の
アクセスのためのパストランジスタが２個になってい
る。このメモリセルの構造は、ここに示したものに限ら
ないが、要するに２ポートメモリになっていなければな
らない。

【００５７】データメモリＢ部とデータメモリＣ部はこ
のように２ポートメモリになっており、その上にあるＡ
ＬＵアレイとその下にあるＡＬＵアレイの両方の同時ア
クセスに対応する。２ポートメモリはアクセスポートが
２つあって、それぞれに独立に独立なワード線からアク
セスされる。

【００５８】なおここまでの説明ではこれまでの説明と
同様に、データメモリＢ部のメモリＢセルは縦にＭＢＢ
個並んでおり、またデータメモリＣ部のメモリＣセルは
縦にＭＣＢ個並んでいるが、図２ではそれぞれ一つのメ
モリセルだけ代表して書いてある。

【００５９】次に図１、図２の実施例のプロセッサの動
作を説明する。ここでも従来の図３、図５と同じ部分は
説明を省略し、異なる部分のみ説明する。

【００６０】一水平走査期間分の入力ＳＡＭ部に蓄積さ
れた入力データの入力ＳＡＭ部からデータメモリＢ部へ
のデータ転送、及び一水平走査期間分の出力データのデ
ータメモリＣ部から出力ＳＡＭ部へのデータ転送は、デ
ータメモリＢ部とデータメモリＣ部のメモリセルが変わ
ったが、２ポートメモリになっただけで、その片方のポ
ートについてのみ考えれば同じことであり、従来と同様
にデータ転送できる。

【００６１】また、データの演算処理に先立ち必要に応
じて行う、データメモリＡ部とデータメモリＢ部の間で
のデータ転送、データメモリＢ部とデータメモリＣ部の
間でのデータ転送、データメモリＣ部とデータメモリＤ
部の間でのデータ転送も同様で、データメモリＢ部とデ
ータメモリＣ部のメモリセルが変わったが、２ポートメ
モリになっただけなので、その片方のポートについての
み考えれば同じことである。

【００６２】過去に上述のようにして書き込まれた入力
データや演算途中のデータが記憶されているデータメモ
リＡ部、データメモリＢ部、データメモリＣ部、データ
メモリＤ部のデータ或いはＡＬＵセル中の１ビットレジ
スタ（ＦＦ）に記憶したデータを用いたＡＬＵでのビッ
ト演算処理については、例えばデータメモリＢ部のある
ビットのメモリＢセルのデータとデータメモリＣ部のあ
るビットのメモリＣセルのデータをＡＬＵ−Ｂセルで加
算してデータメモリＣ部の今読み出したビットのメモリ
Ｃセルに加算結果を書き込む場合は以下のようになる。

【００６３】データメモリＢ部の所定のビットのメモリ
Ｂセルへ読み出し信号（ＡＢＢ）、またデータメモリＣ
部の所定のビットのメモリＣセルへは読み出し信号（Ａ
ＣＡ）をサイクルの前半に出す。データメモリＢ部から
読み出されたデータとデータメモリＣ部から読み出され
たデータは、ＡＬＵ−ＢセルのＡＬＵで演算処理され
る。ＡＬＵからの出力は、データメモリＣ部の同じビッ
トのメモリＣセルへ書き込み信号（ＡＣＡ）をサイクル
の後半に出してそこに書き込む。その際にＡＬＵ出力制
御信号（ＢＢＢ）が所定のタイミングで与えられる。

【００６４】このように、この図１、図２の構成によれ
ば、従来例と同様のことが可能であるが、このように２
ポートメモリにより隣り合う２つのプロセッサでデータ
メモリを共用する並列処理では、そのメモリのアクセス
競合が問題となり易い。

【００６５】しかしメモリのアクセス競合が問題につい
ては、例えばデータメモリＡ部のあるビットのメモリＡ
セルのデータとデータメモリＢ部のあるビットのメモリ
ＢセルのデータをＡＬＵ−Ａセルで加算してデータメモ
リＢ部の今読み出したビットのメモリＢセルに加算結果
を書き込む処理と、同時にデータメモリＢ部のあるビッ
トのメモリＢセルのデータとデータメモリＣ部のあるビ
ットのメモリＣセルのデータをＡＬＵ−Ｂセルで加算し
てデータメモリＣ部の今読み出したビットのメモリＣセ
ルに加算結果を書き込む場合について考えてみてわかる
ように、ビット線が２本あるのでビット線が不足するこ
とはない。

【００６６】この例で、たまたま前者の演算と後者の演
算において、同じデータメモリＢ部のあるビットのメモ
リＢセルのデータが同時に読まれることはあり得るが、
読み出しが同時であることは、メモリセルのバッファ能
力とかセンスアンプの感度の問題はあるだろうが、原理
的な支障はない。同じデータがそれぞれのポートの読み
出されるだけである。また書き込みと読み出しのアクセ
スが競合する場合も、書き込まれたものが読み出される
か、読み出したあとで書き込まれるか、何らかの所定の
規則に基づく動作にすることにすれば、それなりに競合
の問題の回避が可能である。

【００６７】問題は書き込みをが同一メモリセルへ競合
する場合であるが、これは、ＡＬＵの演算は基本的に２
入力１出力なので、この例のようにＡＬＵ出力の書き込
み先のデータメモリ部を別にしている限り競合は起きな
いし、またもし同じデータメモリ部に書き込もうとして
いる場合でも、そのデータメモリ部内で、そのアドレス
空間を使い分けていればやはり競合は起きない。すなわ
ちプログラミングの際に全て把握可能なことであるの
で、プログラムを注意深く行えば、充分起こりえる競合
を回避できるし、或いはプログラマーの代わりに、コン
パイラ或いはアセンブラにおいて、この競合の問題を自
動的に回避させるとか、そのためのプログラム自動修正
プログラムを作り、そてによって回避するという方法も
考えられる。

【００６８】ここでは従来のプロセッサ３個分を縦につ
ないだが、その数のほかいろいろなバリエーションが可
能である。メモリセルについても、トランジスタ数を増
やした２ポートメモリなども考えられる。またここでは
リードモディファイライトを前提としたが、書き込み、
読み出しを別のサイクルで処理するようにしたメモリの
構成の場合などでも適用は可能である。

【００６９】

【発明の効果】図１、図２は従来例の構成の３個分の処
理を、ハードウェアを３倍にせずに実現している。即ち
図１、図２はＡＬＵアレイ部が３倍になるので、演算処
理は従来の３倍にできる。一方ハードウェアは、図６に
おけるプロセッサＸの出力ＳＡＭ部、プロセッサＹの入
力ＳＡＭ部と出力ＳＡＭ部、プロセッサＺの入力ＳＡＭ
部が不要となり削除された。また図６におけるプロセッ
サＹのデータメモリＡ部、プロセッサＺのデータメモリ
Ａ部が節約できる。ただし、データメモリ部の節約につ
いてはメモリセルの２ポート化の若干のハードアウェア
増加を伴う。そのほかプログラム制御部でプログラムメ
モリや制御線やデコード回路などの共通部分が節約され
る。

【図面の簡単な説明】

【図１】本発明によるリニアアレイ型の並列ＤＳＰプロ
セッサの一例の構成図である。

【図２】そのプロセッサエレメントのモデル図である。

【図３】従来のリニアアレイ型の並列ＤＳＰプロセッサ
の構成図である。

【図４】一般的なプロセッサの構成を説明するための図
である。

【図５】従来のプロセッサエレメントのモデル図であ
る。

【図６】従来のリニアアレイ型の並列ＤＳＰプロセッサ
の３個分の並列化を示す図である。

【符号の説明】

１ プログラム制御部 ２ 入力ＳＡＭ部 ３ データメモリＡ部 ４ ＡＬＵアレイＡ部 ５ データメモリＢ部 ６ ＡＬＵアレイＢ部 ７ データメモリＣ部 ８ ＡＬＵアレイＣ部 ９ データメモリＤ部 １０ 出力ＳＡＭ部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 リニアアレイ型の並列ＤＳＰプロセッサ
   において、 少なくともＳＡＭ（シリアルアクセスメモリ）部、デー
   タメモリ部、ＡＬＵアレイ部からなり、データメモリ部
   とＡＬＵアレイ部とが繰り返し並べて配置されているこ
   とを特徴とするリニアアレイ型の並列ＤＳＰプロセッ
   サ。
2. 【請求項２】 請求項１記載のリニアアレイ型の並列Ｄ
   ＳＰプロセッサにおいて、 上記ＡＬＵアレイ部に挟まれるデータメモリ部のメモリ
   セルを２ポートメモリで構成することを特徴とするリニ
   アアレイ型の並列ＤＳＰプロセッサ。
3. 【請求項３】 請求項２記載のリニアアレイ型の並列Ｄ
   ＳＰプロセッサにおいて、 上記メモリセルは少なくとも２本のビツト線より構成さ
   れることを特徴とするリニアアレイ型の並列ＤＳＰプロ
   セッサ。
4. 【請求項４】 請求項３記載のリニアアレイ型の並列Ｄ
   ＳＰプロセッサにおいて、 上記回路を構成するプロセツサは、全てのプロセッサが
   １つのプログラムにより連動して動作をするＳＩＭＤ制
   御であることを特徴とするリニアアレイ型の並列ＤＳＰ
   プロセッサ。
5. 【請求項５】 請求項４記載のリニアアレイ型の並列Ｄ
   ＳＰプロセッサにおいて、 上記プロセツサは、映像信号の水平解像度に相当する個
   数のプロセツサよりなり、全てのプロセツサが、１期間
   において、１水平走査線の情報を処理することを特徴と
   するリニアアレイ型の並列ＤＳＰプロセッサ。