JPH0969061A

JPH0969061A - ビデオ信号用プロセツサ

Info

Publication number: JPH0969061A
Application number: JP7246627A
Authority: JP
Inventors: Seiichiro Iwase; 清一郎岩瀬; Masuyoshi Kurokawa; 益義黒川; Takao Yamazaki; 孝雄山崎; Mitsuharu Oki; 光晴大木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-08-30
Filing date: 1995-08-30
Publication date: 1997-03-11
Also published as: US6052705A

Abstract

(57)【要約】【課題】本発明は、ビツト処理プロセツサエレメントを
１次元配列した多並列デイジタルシグナルプロセツサ型
のビデオ信号用プロセツサにおいて、処理能力を向上さ
せるようにするものである。【解決手段】少なくともシリアルアクセスメモリ部２
１、データメモリ部２２及びＡＬＵアレイ部２３から構
成し、データメモリ部２２を２ポート以上のメモリ構成
とするようにしたことにより、従来の２つのデータメモ
リ構成の場合に必要だつた、処理操作に先立つ、２つの
データメモリ部間のデータ転送を不要にでき、かくして
格段に処理能力の向上したビデオ信号用プロセツサ２０
を実現できる。

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。発明の属する技術分野従来の技術（図８〜図１０）発明が解決しようとする課題（図８〜図１０）課題を解決するための手段発明の実施の形態（図１〜図７）発明の効果

【０００２】

【発明の属する技術分野】本発明はビデオ信号用プロセ
ツサに関し、例えばテレビジヨン装置やビデオテープレ
コーダ、セツトトツプボツクス、マルチメデイアコンピ
ユータ、放送機器等に組み込まれるＤＳＰ−ＬＳＩ（Di
gital Signal Processor−Large Scale Integrated cir
cuit）に適用して好適なものである。

【０００３】

【従来の技術】従来、テレビジヨン信号などの映像信号
のデイジタル信号処理をプログラマブルに実現するプロ
セツサの構成として、ＳＩＭＤ制御（Single Instructi
on stream Multi Data stream ／全てのプロセツサエレ
メントを一つのプログラムにより連動して動作させる並
列処理制御) を実現するリニアアレイ型プロセツサがあ
る。例えば、米国特許第 4,939,575号においてこの種の
プロセツサの構成が開示されている。

【０００４】このプロセツサは、図８に示すように１ビ
ツトＡＬＵ(Arithmetic Logic Unit) による演算アレイ
をＶＲＡＭ(Video RAM) に組み込んだ形になつている。
以下この図８から説明する。リニアアレイ型プロセツサ
１は、大きくは、入力ＳＡＭ( シリアルアクセスメモ
リ) 部２、データメモリ部３、ＡＬＵアレイ部４、デー
タメモリ部５、出力ＳＡＭ部６及びプログラム制御部７
に分けられる。

【０００５】入力ＳＡＭ部２、データメモリ部３、ＡＬ
Ｕアレイ部４、データメモリ部５、出力ＳＡＭ部６は、
全体で、リニアアレイ( 直線配列) 型に多数並列化され
たプロセツサエレメント群を構成しており、この多数の
プロセツサエレメントは、プログラム制御部７内にあ
る、共通の一つのプログラム制御部により連動してＳＩ
ＭＤ制御される。

【０００６】プログラム制御部７はプログラムメモリと
そのプログラム歩進のためのシーケンス制御回路を有
し、プログラムメモリにあらかじめ書き込まれたプログ
ラムに従つて、他の各部分に接続されている各種制御信
号により各部分を制御する。なお入力ＳＡＭ部２、デー
タメモリ部３、データメモリ部５、出力ＳＡＭ部６は、
基本的にメモリであり、それらのメモリのための ROWア
ドレスデコードは、詳細に説明しないが、図８において
は、プログラム制御部７に含まれているものとして以下
説明する。

【０００７】多数並列化されたプロセツサエレメントの
単一エレメント分は、図８で斜線で示したような縦の細
長い範囲であり、これが図で横方向に直線配列で並んで
いる。即ち、ひとつのプロセツサエレメントを構成する
のに必要な、ごく一般的な図９のようなプロセツサの構
成を、図８の斜線で示した縦の細長いプロセツサエレメ
ントがそれぞれ実現している。

【０００８】図９の入力バツフアメモリ( ＩＱ) １０に
相当するのが入力ＳＡＭ部２である。出力バツフアメモ
リ( ＯＱ) １１に相当するのが出力ＳＡＭ部６である。
第１のデータメモリ( ＲＦＢ) １２に相当するのがデー
タメモリ部５である。第２のデータメモリ( ＲＦＡ) １
３に相当するのがデータメモリ部３である。第１のデー
タメモリ１２と第２のデータメモリ１３のデータを、必
要に応じて選んで演算するためのセレクタ( ＳＥＬ) １
４Ａ、１４Ｂ及びＡＬＵ１５に相当するのが、ＡＬＵア
レイ部４である。

【０００９】図８に示すプロセツサエレメントの普通の
プロセツサとの違いは、普通のプロセツサではそのハー
ドウエアはワード処理プロセツサであり、ワードを単位
として処理するが、このプロセツサの場合はそのハード
ウエアはビツト処理プロセツサであり、ビツトを単位と
して処理する点である。普通のＣＰＵで言う、８ビツト
マシンとか１６ビツトマシンという言い方に対応させれ
ば、１ビツトマシンであると言える。ビツト処理プロセ
ツサはハードウエアが小さく、普通には実現できない程
多数の並列数を実現できるので、画像用の場合、プロセ
ツサエレメントの直線配列の並列数は、映像信号の１水
平走査期間の画素数Ｈに一致させている。

【００１０】このプロセツサエレメントの概略構造は、
図１０に示すようになつている。因に図１０の各セルの
構造は、理解を容易にするために非常に一般的なものと
して示している。入力ＳＡＭ部２の一つのプロセツサエ
レメント分は、入力ポインタ２Ａからの制御を受ける縦
に並んだ複数の入力ＳＡＭセル２Ｂである。入力ＳＡＭ
セル２Ｂは図８の入力信号Ｄ_INのビツト数( ＩＳＢ) 分
だけ縦に並べて用意されるのだが、図１０ではそれを省
略して一つのセル分の図で代表して示している。

【００１１】データメモリ部３の一つのプロセツサエレ
メント分は、図１０におけるメモリセル３Ａを、図８の
ＭＡＢのビツト数分用意して縦に並べているのだが、図
１０ではそれを省略して一つのセルだけ代表して示して
いる。なおＭＡＢは演算処理の作業メモリとして必要な
だけ用意される。

【００１２】ＡＬＵアレイ部４の一つのプロセツサエレ
メント分は、図１０におけるＡＬＵセル４Ａである。こ
こでＡＬＵセル４Ａ中の正味のＡＬＵ部分は１ビツトＡ
ＬＵ４Ｂであり、全加算器( フルアダー) 程度の回路で
ある。ＡＬＵセル４Ａ中には他に、ＡＬＵ４Ｂの入力選
択のためのセレクタ回路ＳＥＬ１〜ＳＥＬ４等がある。
セレクタＳＥＬ１〜ＳＥＬ５は、図中の複数の×印で示
すバスとの交点のうちの一つのバスからのデータを選択
する。なお所定のセレクタＳＥＬ１〜ＳＥＬ４によつて
選択されたデータがフリツプフロツプ構成の１ビツトレ
ジスタＦＦを介してＡＬＵ４Ｂに与えられる。

【００１３】データメモリ部５の一つのプロセツサエレ
メント分は、図１０におけるメモリセル５Ａを、図８の
ＭＢＢのビツト数分用意して縦に並んでいるのだが、図
１０ではそれを省略して一つのセルだけ代表して示して
いる。なおＭＢＢは演算処理の作業メモリとして必要な
だけ用意される。またメモリセル５Ａとメモリセル３Ａ
は同じもので良い。

【００１４】出力ＳＡＭ部６の一つのプロセツサエレメ
ント分は、出力ポインタ６Ａからの制御を受ける縦に並
んだ複数の出力ＳＡＭセル６Ｂである。出力ＳＡＭセル
６Ｂは図８の出力信号ビツト数( ＯＳＢ) 分だけ縦に並
べて用意されるのだが、図１０ではそれを省略して一つ
のセル分の図で代表して示している。

【００１５】入力ＳＡＭ読みだし信号Ｓ_IR、メモリアク
セス信号Ｓ_AA及びＳ_AB、出力ＳＡＭ書き込み信号Ｓ_OWな
どはメモリセルのワード線であり、セルを横に通過する
と共に、横方向に並ぶ同じ回路要素を同様に接続しなが
ら通過する。これらメモリセルのワード線はアドレスデ
コードがされているものとする。またリードモデイフア
イライトのために、読み出しのための信号はサイクルの
前半、書き込みのための信号はサイクルの後半のタイミ
ングで発生される。

【００１６】また図１０において、セルを縦に通過する
接続線即ちビツト線とポインタ信号線は、縦方向に並ぶ
回路要素を同様に接続しながら通過するものとする。入
力データバスは、それぞれ横に並ぶ同じ回路要素、即ち
入力ＳＡＭセル２Ｂを同様に接続しながら通過してい
る。出力データバスは、それぞれ横に並ぶ同じ回路要
素、即ち出力ＳＡＭセル６Ｂを同様に接続しながら通過
している。

【００１７】次にこのプロセツサの動作を、図８及び図
１０を使つて説明する。入力信号Ｄ_INは入力データバス
を介して入力ＳＡＭ部２に導かれる。入力ポインタ２Ａ
は一つのプロセツサエレメントにだけ論理「Ｈ」を立て
た１ビツト信号即ち入力ポインタ信号Ｓ_IPを発生し、論
理「Ｈ」で指定されたプロセツサエレメントの入力ＳＡ
Ｍセル２Ｂに入力データＤ_INが書き込まれる。

【００１８】ポインタで指定された入力ＳＡＭセル２Ｂ
では、トランジスタＴｒ１がオンとなつて、コンデンサ
Ｃ１が入力信号Ｄ_INに応じた電位になる。なお入力デー
タバス及び入力ＳＡＭセル２ＢはそれぞれＩＳＢビツト
分だけあるが、図１０では１ビツト分だけを示してい
る。

【００１９】入力ポインタ信号Ｓ_IPは、映像信号の一水
平走査期間ごとに、左端から右端のプロセツサエレメン
トに順次論理「Ｈ」信号が移動することにより、入力デ
ータＤ_INを、左端のプロセツサエレメントの入力ＳＡＭ
セル２Ｂから順に右方向のプロセツサエレメントのＳＡ
Ｍセル２Ｂに記憶していくことができる。そして横に並
んだプロセツサエレメント数が映像信号の一水平走査期
間の画素数Ｈ分であるので、入力映像信号のデータレー
トに合わせたクロツクで、一水平走査期間右方向へＳＡ
Ｍ書き込みを続けて、一水平走査期間分の入力データＤ
_INを入力ＳＡＭ部２に蓄積できる。このような入力動作
は水平走査期間毎に繰り返される。

【００２０】プログラム制御部７はこのようにして映像
信号の一水平走査期間のデータが入力ＳＡＭ部２に蓄積
されるごとに、入力ＳＡＭ部２、データメモリ部３、Ａ
ＬＵアレイ部４、データメモリ部５及び出力ＳＡＭ部６
を以下のようにＳＩＭＤ制御して、処理を実行する。こ
のプログラム制御は、水平走査期間ごとに繰り返され
る。即ち水平走査期間の時間をこのプロセツサの命令サ
イクル周期で割り算したステツプ数だけのプログラムが
組める。なおＳＩＭＤ制御であるから、以下の動作は全
てのプロセツサエレメントで同時に同様に実行される。

【００２１】一水平走査期間分の入力ＳＡＭ部２に蓄積
された入力データＤ_INは、次の一水平走査期間におい
て、必要に応じてプログラム制御部７の制御のもとに入
力ＳＡＭ部２からデータメモリ部５へ移され、その後の
演算処理に使われる。この入力ＳＡＭ部２からデータメ
モリ部５への転送動作は、プログラムによつて、入力Ｓ
ＡＭ部２の必要なビツトの記憶内容を入力ＳＡＭ読みだ
し信号Ｓ_IRにより選んでアクセスしては、転送先のデー
タメモリ部５の所定のメモリセル５Ａへメモリアクセス
信号Ｓ_ABを出して書き込んでいくことにより実現する。

【００２２】ここで入力ＳＡＭ読み出し信号Ｓ_IRとメモ
リアクセス信号Ｓ_ABはワード線であり、それぞれ複数あ
るが、これらはアドレスデコーダでデコードされてい
る。またこれらワード線はリードモデイフアイライトの
ために、読み出しのための信号はサイクルの前半、書き
込みのための信号はサイクルの後半のタイミングで発生
される。

【００２３】入力ＳＡＭ読み出し信号Ｓ_IRにより選ばれ
た入力ＳＡＭセル２Ｂでは、前半サイクルでトランジス
タＴｒ２がオンとなつて、コンデンサＣ１の電位に応じ
た転送データ信号が上部の縦のビツト線に生じる。この
データ転送は縦方向のビツト線を経由して１サイクルに
１ビツトづつ行われる。このデータ転送に際して、ＡＬ
Ｕ４Ｂで処理することは何もないが、ＡＬＵセル４Ａを
通過するようにされる。即ち各セレクタＳＥＬ１〜ＳＥ
Ｌ４は、転送データがＡＬＵ４Ｂを通過するように経路
を選択し、ＡＬＵ４Ｂには無演算の命令が出される。そ
してＡＬＵ出力制御信号Ｓ_BBが所定のタイミングで発生
され、トランジスタＴｒ５がオンとなつて、後半サイク
ルにおいてＡＬＵ出力が下部のビツト線に出る。

【００２４】ＡＬＵ４Ｂを通過した転送データは、メモ
リアクセス信号Ｓ_ABで選択されたデータメモリ部５の所
定のメモリセル５ＢのトランジスタＴｒ６が後半サイク
ルにオンとなつて、コンデンサＣ３が転送データに応じ
た電位になる。入力ＳＡＭ部２の各入力ＳＡＭセル２Ｂ
からの読み出し信号Ｓ_IRとデータメモリ部３の各メモリ
セル３Ａへのメモリアクセス信号Ｓ_AAは同じアドレス空
間にあり、メモリの同じ ROWデコーダでデコードされ
て、ワード線として与えられるものである。

【００２５】データの演算処理にあたつては、まずその
準備として必要に応じてデータメモリ部３とデータメモ
リ部５の間で、所定のメモリセルへメモリアクセス信号
Ｓ_AA、Ｓ_ABを出して読み出しと書き込みを行い、データ
を移動する。例えばデータメモリ部５からデータメモリ
部３への転送の場合であれば、データメモリ部５の所定
のメモリセル５Ａへ読み出しメモリアクセス信号Ｓ_ABを
出してトランジスタＴｒ６を前半サイクルでオンにして
コンデンサＣ３の電位に応じた転送データを下のビツト
線に出す。入力ＳＡＭ部２からデータメモリ部５へのデ
ータ転送の場合と同様に、ＡＬＵ４Ｂで処理することは
何もないが、ＡＬＵセル４Ａを通るようにＡＬＵアレイ
部４を制御し、ＡＬＵ出力制御信号Ｓ_BAを所定のタイミ
ングで発生させてトランジスタＴｒ４をオンにして、後
半サイクルにおいて転送データを上のビツト線に出す。
そして、データメモリ部３の所定のメモリセル３Ａへ書
き込みメモリアクセス信号Ｓ_AAを出してトランジスタＴ
ｒ３を後半サイクルでオンにして、コンデンサＣ２を転
送データに応じた電位にする。

【００２６】このようにしてデータメモリ部３とデータ
メモリ部５には、過去に上述のようにして書き込まれた
入力データＤ_INや演算途中のデータが記憶される。それ
らのデータ或いはＡＬＵセル４Ａ中の１ビツトレジスタ
ＦＦに記憶したデータを用いて、ＡＬＵ４Ｂにおいてビ
ツトごとの必要な演算処理を順次進めることができる。
例えばデータメモリ部３のあるビツトのメモリセル３Ａ
のデータとデータメモリ部５のあるビツトのメモリセル
５Ａのデータを加算してデータメモリ部５の今読み出し
たビツトのメモリセル５Ａに加算結果を書き込む場合は
以下のようになる。

【００２７】即ち、データメモリ部３の所定のビツトの
メモリセル３Ａへ読み出し信号Ｓ_AAを、データメモリ部
５の所定のビツトのメモリセル５Ａへ読み出し信号Ｓ_AB
をサイクルの前半に出し、両方のメモリセルのトランジ
スタＴｒ３とＴｒ６をオンにして、データをそれぞれの
ビツト線に出す。データメモリ部３から読み出されたデ
ータとデータメモリ部５から読み出されたデータは、Ａ
ＬＵアレイ部４のセレクタＳＥＬに所定の経路選択をさ
せ、ＡＬＵ４Ｂに加算をさせる。ＡＬＵ４Ｂの演算結果
データは、ＡＬＵ出力制御信号Ｓ_BBを所定のタイミング
で発生させてトランジスタＴｒ５をオンにすることによ
り、後半サイクルに下のビツト線に出力される。そし
て、データメモリ部５の所定のメモリセル５Ａへ書き込
みメモリアクセス信号Ｓ_ABを出して、トランジスタＴｒ
６を後半サイクルでオンにして、コンデンサＣ３をＡＬ
Ｕ出力データに応じた電位にする。

【００２８】このＡＬＵセル４Ａでの演算動作は、ＡＬ
Ｕ制御信号Ｓ_ALU-CONTによりプログラムから指定され
る。ＡＬＵセル４Ａで演算した結果は、再びデータメモ
リ部３或いはデータメモリ部５に書き込むか、或いは必
要に応じてＡＬＵセル４Ａ中の１ビツトレジスタＦＦに
記憶することもできる。加算の場合は普通、キヤリーを
１ビツトレジスタＦＦに、サムをデータメモリ部５に導
く。

【００２９】このようにしてＡＬＵセル４Ａの上下に存
在するデータメモリ部３とデータメモリ部５からプログ
ラムに応じてデータを読み出しては、ＡＬＵアレイ部４
で必要な算術演算或いは論理演算を施し、再びデータメ
モリ部３或いはデータメモリ部５の所定のアドレスに書
き込むことができる。この演算処理は全てビツト処理で
あり、サイクル当たり１ビツトづつ処理を進める。

【００３０】ここで一水平走査期間の時間内に処理すべ
き演算処理が済むと、その水平走査期間のうちに、プロ
グラムの最後の部分でその水平走査期間分の演算処理済
みの出力データを出力ＳＡＭ部６に移す必要がある。

【００３１】今出力すべきデータがデータメモリ部３に
ある場合には、所定のメモリセル３Ａへメモリアクセス
信号Ｓ_AAをサイクルの前半に出して読み出しを行い、Ａ
ＬＵアレイ部４を通過させ、また出力ＳＡＭ部６の所定
のビツトの出力ＳＡＭセル６Ｂにデータ転送されるよう
に、その出力ＳＡＭセル６Ｂにサイクルの後半に書き込
み信号Ｓ_OWを送出する。データは縦方向のビツト線を経
由して１ビツトずつ転送される。またこのときもデータ
移動に際してＡＬＵ４Ｂで処理することは何もないが、
ＡＬＵセル４Ａを通るようになつており、その際ＡＬＵ
出力制御信号Ｓ_BBが所定のタイミングで発生される。細
かい動作説明は、上記と同じなので省略する。

【００３２】出力ＳＡＭ部６の各出力ＳＡＭセル６Ｂへ
の書き込み信号Ｓ_OWとデータメモリ部５の各メモリセル
５Ａへのメモリアクセス信号Ｓ_ABは同じアドレス空間に
あり、メモリの同じ ROWデコーダでデコードされて、ワ
ード線として与えられるものである。

【００３３】以上のように、一水平走査期間の時間のう
ちに、入力ＳＡＭ部２に蓄積された入力データＤ_INのデ
ータメモリ部３、５への移動、必要なデータメモリ部
３、５間のデータ移動、必要な演算処理、そして出力Ｓ
ＡＭ部６への出力データの移動までが、ビツトを単位と
するＳＩＭＤ制御プログラムで制御される。このプログ
ラム処理は水平走査期間を単位として繰り返される。Ｓ
ＩＭＤ制御なので、全てのプロセツサエレメントは連動
動作をしており、水平走査期間分の画素数Ｈに対して、
同じ処理がなされる。

【００３４】このプログラム処理が終わつて出力ＳＡＭ
部６に移された出力データは、更に次の水平走査期間
に、以下のように出力ＳＡＭ部６から出力される。出力
データは出力ＳＡＭ部６から出力データバスへ導かれ、
このプロセツサ１の外へ出力される。出力ポインタ６Ａ
は、一つのプロセツサエレメントにだけ論理「Ｈ」を立
てた１ビツト信号即ち出力ポインタ信号Ｓ_OPを発生し、
その論理「Ｈ」で指定されたプロセツサエレメントの出
力ＳＡＭセル６Ｂから出力データが出力データバスに読
み出され、出力データＤ_OUTとなる。出力データバス及
び出力ＳＡＭセル６Ｂは、それぞれＯＳＢビツトだけあ
るが、図１０では１ビツト分だけを示している。

【００３５】出力ポインタ６Ａで指定された出力ＳＡＭ
セル６Ｂでは、トランジスタＴｒ８がオンとなつて、コ
ンデンサＣ４の電位に応じた出力信号が出力データバス
に得られる。出力ポインタ信号Ｓ_OPによる「Ｈ」信号
が、映像信号の一水平走査期間ごとに、左端から右端の
プロセツサエレメントに移動することにより、出力デー
タの読み出しは、左端のプロセツサエレメントの出力Ｓ
ＡＭセル６Ｂから順に右方向のプロセツサエレメントの
出力ＳＡＭセル６Ｂに移つて行く。ここで横に並んだプ
ロセツサエレメント数が映像信号の一水平走査期間の画
素数Ｈ分であるので、出力映像信号のデータレートに合
わせたクロツクで、一水平走査期間分の出力データＤ
_OUTを出力ＳＡＭ部６から出力できる。このような出力
動作は水平走査期間毎に繰り返される。

【００３６】一般にＣＰＵやＤＳＰと呼ばれるプログラ
ム制御プロセツサは図９について上述したように、入力
データＤ_INはまず入力バツフアメモリ１０を介してデー
タメモリ部１２に書き込まれ、その後で、データメモリ
部１２に書き込まれた、今入力されたばかりのデータ
や、データメモリ部１２やデータメモリ部１３にある、
前に入力されたデータや、前に演算処理をした処理過程
のデータなどを、メモリアドレスとセレクタ１４Ａ、１
４Ｂで選んでＡＬＵ１５に導いては演算操作をし、再び
データメモリ部１２やデータメモリ部１３に記憶する。
そしてその演算処理結果は、データメモリ部１２から出
力バツフアメモリ１１を介して出力される。

【００３７】図８のリニアアレイ型プロセツサ１では、
入力バツフアメモリ１０に対して入力ＳＡＭ部２を、出
力バツフアメモリ１１に対して出力ＳＡＭ部６を、デー
タメモリ１２に対してデータメモリ部５を、データメモ
リ１３に対してデータメモリ部３を、セレクタ１４Ａ、
１４Ｂ及びＡＬＵ１５に対してＡＬＵアレイ部４をそれ
ぞれ対応させて設けている。

【００３８】そしてリニアアレイ型プロセツサ１におい
ては、入力データＤ_INの入力ＳＡＭ部２への書き込みに
よる入力動作を第１の動作とし、プログラム制御部７の
ＳＩＭＤ制御による、入力ＳＡＭ部２に蓄積された入力
データＤ_INのデータメモリ部３、５への移動、必要なデ
ータメモリ部３、５間のデータ移動、必要な演算処理及
び出力ＳＡＭ部６への出力データＤ_OUTの移動を第２の
動作とし、出力データＤ_OUTの出力ＳＡＭ部６からの読
み出しによる出力動作を第３の動作とすると、これら３
つの動作は、映像信号の一水平走査期間を単位とするパ
イプライン動作になつており、ひとつの水平走査期間の
入力データＤ_INに注目すれば、それぞれの動作は一水平
走査期間の時間づつずれた形で実行されるが、３つの動
作は連続して同時に並行して進行できる。

【００３９】

【発明が解決しようとする課題】ところで、図８のよう
なアーキテクチヤでなる従来のプロセツサ１において
は、その処理性能は例えば図８の縦方向の長さを長く、
即ち入力ＳＡＭ部２、データメモリ部３、データメモリ
部５、出力ＳＡＭ部６のメモリサイズを大きくしても、
それぞれのデータメモリのアドレス空間が広がるだけ
で、ワーキングメモリが増えるだけであり、何ら変わら
ない。また図８の横方向の長さを長く、即ちプロセツサ
エレメントの並列数を増やしても、このプロセツサエレ
メントの並列数は適用する映像信号の一水平走査期間の
画素数に対応させて使うので意味がない。

【００４０】この種のアーキテクチヤのプロセツサの処
理性能を向上させるには、命令サイクルを高速化する
か、ＡＬＵを並列化するか、或いはプロセツサ全体の並
列化をするかしかない。命令サイクルの高速化について
は、入力ＳＡＭ部２の入力ＳＡＭセル２Ｂ、データメモ
リ部３のメモリセル３Ａ、データメモリ部５のメモリセ
ル５Ａ、出力ＳＡＭ部６の出力ＳＡＭセル６Ｂの各メモ
リセルがＤＲＡＭ（Dynamic Random Access Memory）構
造で作られているとアクセスタイムが遅く、メモリの動
作速度を高速化するうえでの欠点になる。しかしＤＲＡ
Ｍでないと、メモリ面積が大きくなる。またリードとラ
イトの両動作を１サイクル中に実行するリードモデイフ
アイライト動作をさせているので、処理サイクルは遅い
動作になつている。

【００４１】さらにプロセッサ１における命令サイクル
は、２つのデータソースからデータを読み出してＡＬＵ
４Ｂで演算処理し、データデイステイネーシヨンに書き
込むまでであり、全ての動作でデータは基本的にＡＬＵ
４Ｂを通ることになつており、その経路は長く、高速動
作が難しい。

【００４２】図８及び図１０の構成において、ＡＬＵ４
Ｂを並列化するなど、単純にＡＬＵアレイ部４のＡＬＵ
セル４Ａの演算性能を上げようとしても、プロセッサ１
のプロセツサエレメントは、物理的にメモリセルの横幅
分程度の非常に幅狭い形でできているので、横幅が大き
くなつてしまつたり、縦の長さが長くなり過ぎたりし
て、一つのプロセッサエレメントの面積のバランスが崩
れたり、スペースの無駄が生じやすい。またプロセツサ
１全体の並列化は、Ｎ台並列化して処理性能がＮ倍にな
るとき、ハードウエア規模もＮ倍になつてしまう。

【００４３】またプロセッサ１は入力ＳＡＭ部２、デー
タメモリ部３、ＡＬＵアレイ部４、データメモリ部５及
び出力ＳＡＭ部６からなり、これらの各部分は配置がそ
の順に並んでおり、入力ＳＡＭ部２の各入力ＳＡＭセル
２Ｂとデータメモリ部３の各メモリセル３Ａは同じアド
レス空間にあり、メモリの同じ ROWデコーダでデコード
されており、また出力ＳＡＭ部６の各出力ＳＡＭセル６
Ｂとデータメモリ部５の各メモリセル５Ａは同じアドレ
ス空間にあり、上とは別の ROWデコーダでデコードされ
ていた。

【００４４】そのため例えば入力ＳＡＭ部２からデータ
メモリへのデータ転送は、そのデータ転送先がＡＬＵア
レイ部４を挟んで反対側のデータメモリ部５でなければ
ならないとか、データメモリから出力ＳＡＭ部６へのデ
ータ転送ではそのデータ転送元がＡＬＵアレイ部４を挟
んで反対側のデータメモリ部３でなければならないとい
うような制約があつた。

【００４５】また例えばデータメモリ部３にある２つの
データを演算処理する場合には、あらかじめデータメモ
リ部３にある片方のデータをデータメモリ部５にデータ
転送しておき、それから演算処理を始めなければならな
いというような制約があつた。

【００４６】またデータメモリ部３、データメモリ部５
には、それぞれＭＡＢ、ＭＢＢのビツト数のメモリセル
があるが、データメモリがＡＬＵアレイ部４両側に分か
れているので、例えばあるアプリケーシヨンのある状態
の時に、データメモリ部３はほとんどのメモリセルを使
つていてメモリ容量が不足しているのに、その時データ
メモリ部５ではメモリセルの多くが利用されていないと
いうようなことが起こる場合があり、メモリアドレス空
間が効率的に利用されているとは言えなかつた。

【００４７】本発明は以上の点を考慮してなされたもの
で、かかる従来の課題を一挙に解決して処理能力を格段
に向上し得るビデオ信号用プロセツサを提案しようとす
るものである。

【００４８】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、ビツト処理プロセツサエレメント
を１次元配列した多並列デイジタルシグナルプロセツサ
型のビデオ信号用プロセツサにおいて、その構成要素
が、少なくともシリアルアクセスメモリ部、データメモ
リ部及びＡＬＵアレイ部からなり、かつデータメモリ部
を２ポート以上のメモリで構成するようにする。

【００４９】この結果、従来の２つのデータメモリ部の
構成の場合に必要だつた、処理操作に先立つ２つのデー
タメモリ部間のデータ転送が不要になる。

【００５０】

【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。

【００５１】図１において、２０は全体として実施例に
よるビデオ信号用プロセツサを示す。プロセツサ２０は
大きく分けて、入力ＳＡＭ( シリアルアクセスメモリ)
部２１、データメモリ部２２、ＡＬＵアレイ部２３、出
力ＳＡＭ部２４及びプログラム制御部２５から構成され
ている。

【００５２】入力ＳＡＭ部２１、データメモリ部２２、
ＡＬＵアレイ部２３、出力ＳＡＭ部２４は、全体でリニ
アアレイ( 直線配列) 型に多数並列化されたプロセツサ
エレメント群を構成しており、この多数のプロセツサエ
レメントはプログラム制御部２５内にある、共通の一つ
のプログラム制御部により連動してＳＩＭＤ制御され
る。

【００５３】入力ＳＡＭ部２１、出力ＳＡＭ部２４及び
プログラム制御部２５は、図８及び図１０において上述
した従来の構成と同様なので、同じ場合は以下説明を省
くことにする。入力ＳＡＭ部２１、データメモリ部２２
及び出力ＳＡＭ部２４は基本的にメモリであり、同じア
ドレス空間に置かれている。これらのメモリのための R
OWアドレスデコードは、詳細に説明しないが、図１にお
いては、プログラム制御部２５に含まれているものとし
て以下説明する。

【００５４】多数並列化されたプロセツサエレメントの
単一エレメント分は、図１で斜線で示したような縦の細
長い範囲であり、これが図で横方向に直線配列で並んで
いる。即ちひとつのプロセツサエレメントは、一般的に
書くと、図２のようなプロセツサの構成に相当する。な
おこのプロセツサ２０のプロセツサエレメントも従来例
と同じくビツト処理プロセツサである。

【００５５】図２の入力バツフアメモリ( ＩＱ) ３０に
相当するのが入力ＳＡＭ部２１である。出力バツフアメ
モリ( ＯＱ) ３１に相当するのが出力ＳＡＭ部２４であ
る。データメモリ( ＲＦ) ３２に相当するのがデータメ
モリ部２２である。ＡＬＵ３３に相当するのがＡＬＵア
レイ部２３である。

【００５６】図２のデータメモリ３２、即ち図１のデー
タメモリ部２２は、従来例と違つて３ポートメモリにな
つている。即ち１サイクル中に２つの読み出しと１つの
書き込みを同時に行うことができる。そのために、この
メモリ３２、２２へのアドレシングは３つのアドレスを
同時に与えることになる。２つの読み出しポートは、そ
のまま図２のＡＬＵ３３、即ち図１のＡＬＵアレイ部２
３につながつており、ＡＬＵ３３、即ちＡＬＵアレイ部
２３の出力は、データメモリ３２、即ちデータメモリ部
２２の書き込みポートにつながつている。

【００５７】実施例の場合、入力ＳＡＭ部２１、データ
メモリ部２２、出力ＳＡＭ部２４などのメモリでは、従
来のようなリードモデイフアイライトはしていない。書
き込みと読み出しは全て専用のビツト線を持つており、
アクセスはサイクルの期間いつぱいに利用するようにな
されている。

【００５８】図２のデータメモリ３２、即ち図１のデー
タメモリ部２２は３ポートメモリであり、各ポート専用
のビツト線を持つているのでＡＬＵを介した演算操作は
後述するパイプライン処理を考慮にいれなければ、毎サ
イクルひとつの演算操作をすることができる。プロセツ
サエレメントの直線配列の並列数は、従来と同じく映像
信号の一水平走査期間の画素数Ｈに一致させるかそれ以
上にしている。

【００５９】ここでプロセツサ２０におけるプロセツサ
エレメントの構造は、図３のように書くことができる。
なお入力ＳＡＭ部２１の一つのプロセツサエレメント分
を図４に示す。入力ＳＡＭ部２１は入力ポインタ２１Ａ
と、その制御を受ける縦に並んだ複数の入力ＳＡＭセル
２１Ｂからなる。実際には入力ＳＡＭセル２１Ｂは図１
の入力データＤ_INのビツト数( ＩＳＢ) 分だけ縦に並べ
て用意されているが、図３ではそれを省略して一つのセ
ル分の図で代表して示している。

【００６０】データメモリ部２２の一つのプロセツサエ
レメント分を図５に示す。実際には３ポートメモリセル
２２Ａを、図１のＭＢのビツト数分用意して縦に並べて
いるのだが、図３ではそれを省略して一つのセルだけ代
表して示している。なおメモリのビツト数ＭＢは、演算
処理の作業メモリとして必要なだけ用意される。

【００６１】ＡＬＵアレイ部２３の一つのプロセツサエ
レメント分は、図３におけるＡＬＵセル２３Ａである。
ここでＡＬＵセル２３Ａ中の正味のＡＬＵ部分は１ビツ
トＡＬＵ２３Ｂであり、全加算器( フルアダー) 程度の
回路である。ＡＬＵセル２３Ａ中には他に、ＡＬＵ２３
Ｂの入力選択のためのセレクタＳＥＬ₁₁〜ＳＥＬ₁₃等が
ある。セレクタＳＥＬ₁₁〜ＳＥＬ₁₃は、図中の複数の×
印で示すバスとの交点のうちの一つのバスからのデータ
を選択する。なおセレクタＳＥＬ₁₁〜ＳＥＬ₁₃によつて
選択されたデータはフリツプフロツプ構成でなる１ビツ
トレジスタＦＦ₁₁〜ＦＦ₁₃を介してＡＬＵ２３Ｂに与え
られる。

【００６２】出力ＳＡＭ部２４の一つのプロセツサエレ
メント分を図６に示す。出力ＳＡＭ部２４は出力ポイン
タ２４Ａと、その制御を受ける縦に並んだ複数の出力Ｓ
ＡＭセル２４Ｂからなる。実際には出力ＳＡＭセル２４
Ｂは図１の出力信号ビツト数( ＯＳＢ) 分だけ縦に並べ
て用意されているが、図３ではそれを省略して一つのセ
ル分の図で代表して示している。

【００６３】入力ＳＡＭ読み出し信号Ｓ_IR、メモリアク
セス信号Ｓ_WA、Ｓ_RAA、Ｓ_RBA、出力ＳＡＭ書き込み信
号Ｓ_OWはメモリセルのワード線であり、各セルを横に通
過すると共に、横方向に並ぶ同じ回路要素を同様に接続
しながら通過する。これらメモリセルのワード線はアド
レスデコードがされているものとする。またセルを縦に
通過する接続線即ちビツト線とポインタ信号線は、縦方
向に並ぶ回路要素を同様に接続しながら通過するものと
する。

【００６４】入力データバスはそれぞれ横に並ぶ同じ回
路要素、即ち入力ＳＡＭセル２１Ｂを同様に接続しなが
ら通過している。出力データバスも、それぞれ横に並ぶ
同じ回路要素、即ち出力ＳＡＭセル２４Ｂを同様に接続
しながら通過している。

【００６５】次にこのプロセツサの動作を、図１及び図
３を使つて説明する。入力信号Ｄ_INは入力データバスを
介して入力ＳＡＭ部２１に導かれる。入力ポインタ２１
Ａによる入力ＳＡＭセル２１Ｂへの書き込み動作制御は
従来例と同じである。横に並んだプロセツサエレメント
数が映像信号の一水平走査期間の画素数Ｈ分以上あるの
で、入力映像信号のデータレートに合わせたクロツク
で、一水平走査期間右方向へＳＡＭ書き込みを続けて、
一水平走査期間分の入力データＤ_INを入力ＳＡＭ部２１
に蓄積できる。このような入力動作は、水平走査期間毎
に繰り返される。

【００６６】プログラム制御部２５の動作も従来例と同
じで、映像信号の一水平走査期間のデータが入力ＳＡＭ
部２１に蓄積されるごとに、入力ＳＡＭ部２１、データ
メモリ部２２、ＡＬＵアレイ部２３、出力ＳＡＭ部２４
を以下のようにＳＩＭＤ制御して処理を実行する。この
プログラム制御は水平走査期間ごとに繰り返される。即
ち水平走査期間の時間をこのプロセツサの命令サイクル
周期で割り算したステツプ数だけのプログラムを組むこ
とができる。

【００６７】実施例の場合もＳＩＭＤ制御であるから、
以下の動作は、全てのプロセツサエレメントで同時に同
様に実行される。一水平走査期間分の入力ＳＡＭ部２１
に蓄積された入力データＤ_INは、次の一水平走査期間に
おいて、必要に応じてプログラム制御部２５の制御のも
とに入力ＳＡＭ部２１からデータメモリ部２２へ移さ
れ、その後の演算処理に使われる。この入力ＳＡＭ部２
１からデータメモリ部２２への転送動作は、プログラム
で、入力ＳＡＭ部２１の必要なビツトの記憶内容を入力
ＳＡＭ読み出し信号Ｓ_IRにより選んでアクセスしては、
転送先のデータメモリ部２２の所定の３ポートメモリセ
ル２２Ａへメモリアクセス信号Ｓ_WAを出して書き込んで
いくことにより実現する。ここで入力ＳＡＭ読み出し信
号Ｓ_IRとメモリアクセス信号Ｓ_WAはワード線であり、そ
れぞれ複数あるが、これらはアドレスデコーダでデコー
ドされている。

【００６８】入力ＳＡＭ読み出し信号Ｓ_IRにより選ばれ
た入力ＳＡＭセル２１Ｂでは、トランジスタＴｒ２がオ
ンとなつて、コンデンサＣ１の電位に応じた転送データ
信号がデータメモリ部２２につながる縦のビツト線に生
じる。一方メモリアクセス信号Ｓ_WAによつて選ばれた３
ポートメモリセル２２Ａでは、トランジスタＴｒ１１が
オンとなつて、コンデンサＣ１１が転送データに応じた
電位となる。この際、ビツト線制御信号Ｓ_BC及びその反
転信号Ｓ_BC′は、データメモリ部２２の書き込みビツト
線のソースとして入力ＳＡＭ部２１側を選択する。この
データ転送は縦方向のビツト線を経由して１サイクルに
１ビツトづつ行われる。このデータ転送に際しては、従
来例と違つてＡＬＵ２３Ｂは通過しないし、リードモデ
イフアイライト動作もしない。

【００６９】データの演算処理に際しては、実施例の場
合、演算に必要なデータはいつもデータメモリ部２２に
あり、かつそのデータメモリ部２２は読み出しポートが
２つある３ポートメモリなので、従来例のように、デー
タメモリ部が２つの別れているために、準備としてデー
タメモリ間でデータ移動をする必要性はない。データメ
モリ部２２には、常に、過去に上述のようにして書き込
まれた入力データＤ_INや演算途中のデータが記憶されて
いる。それらのデータ或いはＡＬＵセル２３Ａ中の１ビ
ツトレジスタＦＦに記憶したデータを用いて、ＡＬＵ２
３Ｂでのビツトごとの必要な演算処理を順次進めること
ができる。

【００７０】例えば、データメモリ部２２のあるメモリ
セル２２Ａのデータ( Ｄ１とする)と別のメモリセル２
２Ａのデータ( Ｄ２とする) を加算して、さらに別のメ
モリセル２２Ａに加算結果( Ｄ３とする) を書き込む場
合は以下のようになる。データメモリ部２２のデータＤ
１が書き込まれているメモリセル２２Ａへの読み出し信
号Ｓ_RAAと、データＤ２が書き込まれているメモリセル
２２Ａへの読み出し信号Ｓ_RBAを出し、２本の読み出し
ビツト線にそれぞれのデータを出す。

【００７１】読み出し信号Ｓ_RAAが届いたメモリセル２
２Ａでは、そのメモリセルのトランジスタＴｒ１３がオ
ンして、コンデンサＣ１１の電位に応じたデータが読み
出しビツト線の片方に出る。また読み出し信号Ｓ_RBAが
届いたメモリセル２２Ａでは、そのメモリセルのトラン
ジスタＴｒ１４がオンして、そのメモリセルのコンデン
サＣ１１の電位に応じたデータが読み出しビツト線の他
方に出る。

【００７２】データメモリ部２２から読み出されたデー
タＤ１及びＤ２は、ＡＬＵアレイ部２３のセレクタＳＥ
Ｌ₁₁〜ＳＥＬ₁₃に所定の経路選択をさせ、ＡＬＵ２３Ｂ
で加算をさせ、ビツト線制御信号Ｓ_BC及びその反転信号
Ｓ_BC′に、データメモリ部２２の書き込みビツト線のソ
ースとしてＡＬＵアレイ部２３側を選択させて、ＡＬＵ
２３Ｂの演算結果Ｄ３を書き込みビツト線に出す。

【００７３】そして、データメモリ部２２のデータＤ３
を書き込みたいメモリセル２２Ａへ書き込みメモリアク
セス信号Ｓ_WAを出して、そのメモリセルのトランジスタ
Ｔｒ１１をオンにして、コンデンサＣ１１をＡＬＵ出力
データＤ３に応じた電位にする。この時、ＡＬＵセル２
３Ａでの演算動作は、ＡＬＵ制御信号Ｓ_ALU-CONTにより
プログラムから指定される。この時ＡＬＵセル２３Ａ中
のＡＬＵ２３Ｂは、ＡＬＵ制御信号Ｓ_ALU-CONTにより全
加算器として動作する。そしてその３つの入力は、デー
タＤ１及びＤ２とキヤリー入力であり、これらはセレク
タＳＥＬ₁₁〜ＳＥＬ₁₃が各種バスとの×印で示す接続点
の選択により、所定のバスを選んでいる。

【００７４】ＡＬＵ２３Ｂはサム( Ｄ３である) とキヤ
リーを出力し、セレクタＳＥＬ₁₄はサムを選び、キヤリ
ーは次の上位ビツトの演算のためにＦＦ₁₃に記憶され
る。前述のキヤリー入力とは、ひとつ前のサイクルで、
下位ビツトの加算が行なわれた時には、このＦＦ₁₃に記
憶されたデータ、即ち前サイクルのＡＬＵキヤリー出力
を使う。このサイクルが加算操作の最初のサイクルであ
る場合は、それより前のサイクルで、ＡＬＵ制御信号Ｓ
_ALU-CONTによりあらかじめＦＦ₁₃はクリアされている。

【００７５】このようにプログラムに応じて、データメ
モリ部２２からふたつのデータＤ１とＤ２を読み出し
て、ＡＬＵアレイ部２３で必要な算術演算或いは論理演
算を施し、再び演算結果Ｄ３をデータメモリ部２２の所
定のアドレスに書き込むことができる。この演算処理は
全てビツト処理であり、サイクル当たり１ビツトづつ処
理を進める。

【００７６】一水平走査期間の時間内に処理すべき演算
処理が済むと、その水平走査期間のうちに、プログラム
の最後の部分でその水平走査期間分の演算処理済みの出
力データを出力ＳＡＭ部２４に移す必要がある。これ
は、データメモリ部２２の出力すべきデータが記憶され
ているメモリセル２２Ａへメモリアクセス信号Ｓ_RAA或
いはＳ_RBAを出して読み出しを行い、ＡＬＵアレイ部２
３を通過させ、出力ＳＡＭ部２４の所定のビツトの出力
ＳＡＭセル２４Ｂに書き込み信号Ｓ_OWを出してデータ転
送を行なう。

【００７７】データは縦方向のビツト線を経由して１ビ
ツト１ビツトデータ転送される。この時、データ移動に
際してＡＬＵ２３Ｂで処理することは何もなくても、Ａ
ＬＵセル２３Ａを通るようになつている。ＡＬＵ２３Ｂ
で最後の何らかの演算をしてもよい。その場合は、デー
タメモリ部２２からふたつのデータを読み出したり、Ａ
ＬＵセル２３Ａ内の１ビツトレジスタＦＦに記憶された
データなどを使つた普通の演算ができる。

【００７８】データメモリ部２２からのデータ読み出し
は、ほかの場合と同様なので、詳細説明は省く。ＡＬＵ
アレイ部２３を通過させることについても、加算の動作
説明から容易に分かるので説明を省略する。また出力Ｓ
ＡＭ部２４への書き込みは従来例と同じである。

【００７９】以上のように、一水平走査期間の時間のう
ちに、入力ＳＡＭ部２１に蓄積された入力データＤ_INの
データメモリ部２２への移動、必要な演算処理、そして
出力ＳＡＭ部２４への出力データの移動が、ビツトを単
位とするＳＩＭＤ制御プログラムで制御される。このプ
ログラム処理は従来例と同様に、水平走査期間を単位と
して繰り返される。ＳＩＭＤ制御なので、全てのプロセ
ツサエレメントは連動動作しており、水平走査期間分の
画素数Ｈに対して同じ処理がなされる。このプログラム
処理が終わつて出力ＳＡＭ部２４に移された出力データ
は、さらに次の水平走査期間に、出力ＳＡＭ部２４から
出力されるがこの動作も従来例と同じなので説明は省略
する。

【００８０】図１及び図３に示す実施例のプロセツサ
は、一般的なプロセツサであれば、図２で示される構成
の１ビツトプロセツサを、一次元的( 直線的) にアレイ
状に多数並べたものである。入力データＤ_INはまずバツ
フアメモリ３０を介してデータメモリ部３２に書き込ま
れ、その後で、データメモリ部３２に書き込まれた、今
入力されたばかりのデータや、前に入力されたデータ
や、前に演算処理をした処理過程のデータなどを、２つ
の読み出しメモリアドレスＳ_RAA、Ｓ_RBAで選んでＡＬ
Ｕ３３に導いては演算操作をし、再びデータメモリ部３
２の別の書き込みアドレスＳ_WAに記憶する。そしてその
演算処理結果は、データメモリ部３２から出力バツフア
メモリ３１を介して出力される。

【００８１】つまり、図１及び図３のプロセツサと図２
のプロセツサとの間には、次のような対応がある。すな
わち入力バツフアメモリ３０が入力ＳＡＭ部２１に対応
し、出力バツフアメモリ３１が出力ＳＡＭ部２４に対応
し、データメモリ３２がデータメモリ部２２に対応し、
ＡＬＵ３３がＡＬＵアレイ部２３に対応する。

【００８２】なお、この種のプロセツサの構造を、小さ
なプロセツサエレメントを一次元的( 直線的) にアレイ
状に多数並べたものなのでリニアアレイ型と呼ぶが、直
線的に並んでいるのは、構造概念上であつて、実際のＬ
ＳＩの物理配置については、必ずしも、全てのプロセツ
サエレメントが一直線に並ぶわけではない。

【００８３】入力データＤ_INの入力ＳＡＭ部２１への書
き込みによる入力動作と、プログラム制御部２５のＳＩ
ＭＤ制御による、入力ＳＡＭ部２１に蓄積された入力デ
ータＤ_INのデータメモリ部２２への移動、必要な演算処
理及び出力ＳＡＭ部２４への出力データの移動動作と、
出力データＤ_OUTの出力ＳＡＭ部２４からの読み出しに
よる出力動作とでなる３つの動作は、映像信号の一水平
走査期間を単位とするパイプライン動作とされており、
ひとつの水平走査期間の入力データＤ_INに注目すれば、
それぞれの動作は一水平走査期間の時間づつずれた形で
実行されるが、３つの動作は連続して同時に並行して進
行できる。なお３ポートメモリでは、２つの読み出しの
アドレスは衝突が許されるが、読み出しと書き込みのア
ドレスの衝突は許されないので、その点は注意が必要で
ある。その場合は、もう１サイクル使つて読み出しと書
き込みを別サイクルとする。

【００８４】次にこの実施例での命令サイクル単位のパ
イプライン処理について説明する。ここまでの実施例の
説明では、従来例同様の、水平走査期間を単位とするパ
イプラインは行つているものの、命令サイクルを単位と
するパイプライン処理はないものとして説明してきた。
しかしこのままであると、例えば加算の演算は、データ
メモリ部２２からのデータの読み出しから、ＡＬＵアレ
イ部２３での演算、そしてデータメモリ部２２への書き
込みまでが１サイクルであるから、そのパスのゲート遅
延により動作速度が決まり、あまり高速にできない。

【００８５】プロセツサの処理能力は、演算器の数とそ
の命令実行サイクルの速度の積で決まるから、命令実行
サイクルの高速化をしたい。そのためにパイプライン処
理をする。パイプライン処理は良く知られた高速化技法
である。まず２サイクル化を説明する。これは、例えば
加算などの演算の際に、データメモリ部２２からのデー
タの読み出し及びＡＬＵアレイ部２３でのＡＬＵ２３Ｂ
の入力前までと、ＡＬＵ演算からデータメモリ部２２へ
の書き込みまでを別サイクルにするために、ＡＬＵセル
２２ＡのＦＦ₁₁、ＦＦ₁₂、ＦＦ₁₃を、パイプラインレジ
スタとして利用する。こうすると、２倍は無理である
が、２倍弱の高速化が計れる。

【００８６】別の２サイクル化の方法として、データメ
モリ部２２からのデータの読み出し及びＡＬＵアレイ部
２３のＡＬＵ２３Ｂでの演算までと、ＡＬＵ出力からら
データメモリ部２２への書き込みまでとを別サイクルに
するために、ＡＬＵセル２３ＡのＦＦ₁₄をパイプライン
レジスタとして利用する方法もある。

【００８７】次に３サイクル化であるが、これは、デー
タメモリ部２２からのデータの読み出し及びＡＬＵアレ
イ部２３でのＡＬＵ２３Ｂの入力前までと、ＡＬＵ２３
Ｂでの演算と、ＡＬＵ出力のデータメモリ部２２への書
き込みまでを別サイクルにするために、ＡＬＵセル２３
ＡのＦＦ₁₁、ＦＦ₁₂、ＦＦ₁₃と、ＡＬＵセル２３ＡのＦ
Ｆ₁₄を２段のパイプラインレジスタとして利用する。こ
うすると、３倍は無理であるが、２倍前後の高速化が計
れる。

【００８８】３サイクル化した場合の演算動作を、図７
を用いて説明する。Ｔは命令サイクルで、添え字は時間
経過を示している。Ｄ１、Ｄ２、Ｄ３は上述の加算の例
と同じ意味のものである。またＡは、ＡＬＵ２３Ｂでの
演算を意味するものとする。そしてこれらの添え字は、
例えばＤ１、Ｄ２、Ｄ３が８ビツト語長であるとして、
その最下位ビツトから順に演算を進める様子を示してい
る。なおＡ₀は、上述のＦＦ₁₃のキヤリーの初期クリア
のためのサイクルとする。

【００８９】３サイクル化パイプライン処理では、読み
出しから書き込みまで３サイクルあり、２サイクルの時
間ズレが生じるが、処理全体では高速化される。２サイ
クルのズレがあるので、先に説明した、３ポートメモリ
での読み出しと書き込みのアドレスの衝突の制約は、そ
れを考慮して衝突を避けるようにすることになる。

【００９０】３ポートメモリのアクセス競合の問題につ
いては、プログラム決定時に書き込みアドレス競合がな
いようにサイクルをずらすように修正してコンパイル(
アセンブル) されるようにすれば、これを回避できる。
アドレスがいつも異なることが保証されていればよいの
で、始めから処理毎にアドレス空間を使い分けるのも方
法である。基本的にこのようなメモリアドレス競合の問
題は、プログラミングの際に全て把握可能なことであ
り、充分起こりえる競合を回避できる。また場合によつ
ては、プログラム技術者の代わりにコンパイラ或いはア
センブラにおいて、この競合の問題を自動的に回避させ
るためのプログラム自動修正も可能である。

【００９１】なお実施例のプロセツサ２０では、従来例
のプロセツサ１と比べて、データメモリセルは複雑化す
るが、もともと従来例では、これらのセルは、ＡＬＵセ
ルと比べてその回路面積が小さく、図１０や図３の１つ
縦長のプロセツサエレメントの面積配分においてバラン
スが悪く、実はＡＬＵセル一つの幅とＳＡＭセルやデー
タメモリセルの幅がアンバランスであつたことを考慮す
ると、実施例のＳＡＭセル２１Ｂ、２４Ｂとデータメモ
リセル２２Ａは複雑化すると言つてもむしろ面積配分の
バランスが良くなる。

【００９２】以上の構成によれば、データメモリ部２２
をひとつの３ポートメモリ構成としたことにより、デー
タの演算処理にあたつて、従来のように２つのデータメ
モリ構成の場合によく生じる、２つのデータメモリ部に
それぞれ演算入力データがなければならないという制約
がなくなり、従来例でしばしば必要になつていた、演算
処理の前の２つのデータメモリ部間のデータ転送が不要
になる。同様に、演算処理出力を出力ＳＡＭ部２４に移
す際にも、演算処理結果をあらかじめ準備のためにデー
タメモリ間で移動するといつた必要をなくすことができ
る。

【００９３】またデータメモリ部２２が一つになつたの
で、このような余分なデータ転送が不要となるのに加え
て、従来のような、２つのデータメモリ部であるため
の、片方のメモリ容量の不足、余剰の問題が生じず、自
ずと融通できて非常にフレキシブルな構成とすることが
できる。

【００９４】またリードモデイフアイライト動作をしな
いようにしたことにより、命令サイクルを短く高速化さ
せることができる。さらにリードモデイフアイライトを
せず、データメモリ部２２を専用化したビツト線をもつ
３ポートメモリとしたことにより、パイプライン処理を
容易に適用することができる。

【００９５】またパイプライン処理をさせるようにした
ことにより、２つのデータソースからデータを読み出し
てＡＬＵで演算処理し、データデイステイネーシヨンに
書き込むまでの経路は分断される。この結果命令サイク
ルを短くでき、高速化することができる。因に３サイク
ル化パイプライン処理により３倍は無理であるが、２倍
前後の高速化を実現できる。

【００９６】かくして、格段に処理能力の向上したビデ
オ信号用プロセツサ２０を実現できる。

【００９７】なお上述の実施例においては、入力ＳＡＭ
部２１及び出力ＳＡＭ部２４を別個に設けた場合につい
て述べたが、本発明はこれに限らず、入力ＳＡＭ部２１
と出力ＳＡＭ部２４とは、同じシリアルアクセスメモリ
であり、似た構造なので、作り方によつては容易に１つ
のシリアルアクセスメモリ構成とすることができる。

【００９８】また上述の実施例においては、データメモ
リ部２２を３ポートメモリ構成とした場合について述べ
たが、本発明はこれに限らず、２ポート以上のメモリ構
成とすれば良い。すなわち本発明のＡＬＵアレイ部２３
は基本的には２つのデータを読み出すと共に１つのデー
タを書き込むようにすれば良いので、例えば２ポートの
メモリ構成であれば、２つのデータの読み出しを１サイ
クルで行い、１つのデータの書込みを別のサイクルで行
うようにすれば良い。因に３ポートのメモリ構成であれ
ば、上述したように１サイクルで２つの読み出しと１つ
の書込みを同時に行うことができる。また４ポート以上
のメモリ構成とすれば、ＡＬＵアレイ部２３が例えば積
和演算処理を行う場合等に、より短いサイクルで処理を
進めることができる。

【００９９】さらに上述の実施例においては、入力ＳＡ
Ｍ部２１、データメモリ部２２及び出力ＳＡＭ部２４の
各セルの縦方向の配列を、図３〜図６に示したが、図３
〜図６の構造は理解を容易にするための一般的なもので
あり、各セルの構成としては図３〜図６以外に種々のも
のを用いることができる。

【０１００】

【発明の効果】上述のように本発明によれば、ビツト処
理プロセツサエレメントを１次元配列した多並列デイジ
タルシグナルプロセツサ型のビデオ信号用プロセツサに
おいて、その構成要素として、少なくともシリアルアク
セスメモリ部、データメモリ部及びＡＬＵアレイ部を設
け、データメモリ部を２ポート以上のメモリで構成した
ことにより、従来の２つのデータメモリ構成の場合に必
要だつた、処理操作に先立つ、２つのデータメモリ部間
のデータ転送が不要になり、かくして格段に処理能力の
向上したビデオ信号用プロセツサ２０を実現できる。

【図面の簡単な説明】

【図１】実施例によるビデオ信号用プロセツサの構成を
示すブロツク図である。

【図２】実施例によるビデオ信号用プロセツサを、一般
的なプロセツサの構成に対応させて示すブロツク図であ
る。

【図３】実施例のプロセツサエレメントのモデルを表わ
す接続図である。

【図４】入力ＳＡＭ部の構成を示す接続図である。

【図５】データメモリ部の構成を示す接続図である。

【図６】出力ＳＡＭ部の構成を示す接続図である。

【図７】３サイクル化パイプライン処理をさせた場合の
動作の説明に供するタイミングチヤートである。

【図８】従来のリニアアレイ型プロセツサの構成を示す
ブロツク図である。

【図９】一般的なプロセツサの構成を示すブロツク図で
ある。

【図１０】従来のプロセツサエレメントのモデルを表わ
す接続図である。

【符号の説明】

２０……ビデオ信号用プロセツサ、２１……入力シリア
ルアクセスメモリ部、２１Ａ……入力ポインタ、２１Ｂ
……入力ＳＡＭセル、２２、３２……データメモリ部、
２２Ａ……３ポートメモリセル、２３……ＡＬＵアレイ
部、２３Ａ……ＡＬＵセル、２４……出力ＳＡＭ部、２
４Ａ……出力ポインタ、２４Ｂ……出力ＳＡＭセル、２
５……プログラム制御部、３０……入力バツフアメモ
リ、３１……出力バツフアメモリ、ＳＥＬ₁₁〜ＳＥＬ₁₄
……セレクタ、ＦＦ₁₁〜ＦＦ₁₄……１ビツトレジスタ、
Ｄ_IN……入力データ、Ｄ_OUT……出力データ、Ｈ……１
水平走査期間画素数、Ｓ_IR……入力ＳＡＭ読出し信号、
Ｓ_WA、Ｓ_RAA、Ｓ_RBA……メモリアクセス信号、Ｓ_OW…
…出力ＳＡＭ書込み信号、Ｓ_BC……ビツト線制御信号、
Ｓ_ALU-CONT……ＡＬＵ制御信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者大木光晴東京都品川区北品川６丁目７番35号ソニー株式会社内

Claims

【特許請求の範囲】

【請求項１】ビツト処理プロセツサエレメントを１次元
配列した多並列デイジタルシグナルプロセツサ型のビデ
オ信号用プロセツサにおいて、その構成要素が、少なくともシリアルアクセスメモリ
部、データメモリ部及びＡＬＵアレイ部からなり、当該
データメモリ部が２ポート以上のメモリであることを特
徴とするビデオ信号用プロセツサ。
【請求項２】上記データメモリ部が読み出し２ポート、
書き込み１ポートの３ポートメモリであることを特徴と
する請求項１に記載のビデオ信号用プロセツサ。
【請求項３】上記ＡＬＵアレイ部は、ＡＬＵの前後少な
くともどちらかにパイプラインレジスタを有することを
特徴とする請求項１に記載のビデオ信号用プロセツサ。
【請求項４】上記データメモリ部の各ポートのためのビ
ツト線が、書き込み或いは読み出しにそれぞれ専用化さ
れていることを特徴とする請求項１に記載のビデオ信号
用プロセツサ。
【請求項５】ビツト処理プロセツサエレメントを１次元
配列した多並列デイジタルシグナルプロセツサ型のビデ
オ信号用プロセツサにおいて、その構成要素が、入力シリアルアクセスメモリ部、デー
タメモリ部、ＡＬＵアレイ部及び出力シリアルアクセス
メモリ部からなり、当該構成要素の物理配置が、入力シリアルアクセスメモ
リ部、データメモリ部、ＡＬＵアレイ部、出力シリアル
アクセスメモリ部の順に並べられて配置されていること
を特徴とするビデオ信号用プロセツサ。
【請求項６】上記データメモリ部が２ポート以上のメモ
リであることを特徴とする請求項５に記載のビデオ信号
用プロセツサ。
【請求項７】上記データメモリ部が読み出し２ポート、
書き込み１ポートの３ポートメモリであることを特徴と
する請求項６に記載のビデオ信号用プロセツサ。
【請求項８】上記ＡＬＵアレイ部は、ＡＬＵの前後少な
くともどちらかにパイプラインレジスタを有することを
特徴とする請求項６に記載のビデオ信号用プロセツサ。
【請求項９】上記データメモリ部の各ポートのためのビ
ツト線が、書き込み或いは読み出しにそれぞれ専用化さ
れていることを特徴とする請求項６に記載のビデオ信号
用プロセツサ。
【請求項１０】上記データメモリ部のビツト線の入力
が、上記シリアルアクセスメモリ部からの場合と、上記
ＡＬＵアレイ部からの場合とで選択されるようになつて
いることを特徴とする請求項１に記載のビデオ信号用プ
ロセツサ。
【請求項１１】上記データメモリ部のビツト線の入力
が、上記入力シリアルアクセスメモリ部からの場合と、
上記ＡＬＵアレイ部からの場合とで選択されるようにな
つていることを特徴とする請求項５に記載のビデオ信号
用プロセツサ。
【請求項１２】上記シリアルアクセスメモリ部のアドレ
ス空間が、上記データメモリ部のメモリアドレス空間の
一部となつていることを特徴とする請求項１に記載のビ
デオ信号用プロセツサ。
【請求項１３】上記入力シリアルアクセスメモリ部及び
上記出力シリアルアクセスメモリ部のアドレス空間が、
上記データメモリ部のメモリアドレス空間の一部となつ
ていることを特徴とする請求項５に記載のビデオ信号用
プロセツサ。