JPH064462A - バス結合方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、複数のバスを結合するためのバス
結合方式に関し、複数のバスマスタを複数のバスに接続
し各バス間のアクセスを可能とすることにより、システ
ムのスループットを向上させることを目的とする。 【構成】 第１のバスマスタ手段１０４が第２のバス１
０２をアクセスするアドレスを第１のバス１０１に対し
て指定した場合、バス間アクセス制御手段１０９が第２
のバスマスタ手段１０８に第２のバスアクセス要求１０
７を出力する。第２のバスマスタ手段１０８は、第１の
バス１０１と第２のバス１０２の間の競合の調停を行
い、スイッチ手段１０３を制御する。第２のバスマスタ
手段１０８が第１のバス１０１をアクセスするアドレス
を第２のバス１０２に対して指定する場合には、第１の
バスマスタ手段１０４に第１のバスアクセス要求１０５
し、そこからのバス開放通知１０６を待って、第２のバ
ス１０２をアクセスする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のバスを結合する
ためのバス結合方式に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】計算機
システムにおいては、プロセッサ、メモリ、又は入出力
装置等を接続するために、アドレス線、データ線、制御
線からなるバスが用いられる。

【０００３】ここで、バスに多くのデバイス、特にプロ
セッサなどの能動的にバスアクセスを行うバスマスタデ
バイス（以下、単にバスマスタと呼ぶ）が多く接続され
ていると、各バスマスタによるバスへのアクセスが競合
する確立が高くなるため、システム全体のスループット
をバスの処理能力以上に向上させることができないとい
う問題点を有している。

【０００４】例えば、バス上に２つのバスマスタと、メ
モリ等の２つのスレーブデバイスが接続され、上述の２
つのバスマスタは上述の２つのスレーブデバイスにアク
セスする可能性があるとする。この場合、第１のバスマ
スタがバスをアクセスしている間は、第２のバスマスタ
は、バスをアクセスできず、第１のバスマスタのバスサ
イクルの実行の終了を待つ必要がある。また、第１のバ
スマスタが第１のスレーブデバイスをアクセスし、第２
のバスマスタが第２のスレーブデバイスをアクセスする
ような場合でも、バスサイクルを実行する権利は同時に
は１つのバスマスタにしか与えられないため、権利を与
えられなかったバスマスタはバスサイクルの実行を待た
なければならない。

【０００５】従来の計算機システムでは、バスマスタは
プロセッサ１個という場合が多く、上述の問題は深刻で
はなかったが、複数のプロセッサをバスによって結合し
たマルチプロセッサシステムでは重要な課題となる。

【０００６】また、ディスクコントローラやネットワー
クコントローラなどのインテリジェント化によりプロセ
ッサ以外のバスマスタが増加しており、それらをバスに
接続する場合にも上述と同様の問題が発生する。

【０００７】本発明は、複数のバスマスタを複数のバス
に接続し各バス間のアクセスを可能とすることにより、
システムのスループットを向上させることを目的とす
る。

【０００８】

【課題を解決するための手段】本発明の第１の態様とし
て以下の構成を有する。まず、複数のバスを選択的に接
続するスイッチ手段を有する。

【０００９】次に、各バスにそれぞれ対応して設けら
れ、自バス内に閉じたバスアクセス制御を行うバス内ア
クセス制御手段を有する。また、各バスにそれぞれ対応
して設けられ、自バス以外の他バスへその他バスのバス
アクセス要求を出力するバスアクセス要求出力手段を有
する。

【００１０】更に、各バスにそれぞれ対応して設けら
れ、自バス以外のバスアクセス要求出力手段からの自バ
スのバスアクセス要求に応じて自バスのバスアクセス制
御を行うバス間アクセス制御手段を有する。

【００１１】そして、２つ以上の前述したバスにまたが
るバスアクセス時にスイッチ手段にバスアクセスに係る
バス同士を接続させるスイッチ制御手段を有する。本発
明の第２の態様として以下の構成を有する。

【００１２】図１は、本発明の第２の態様のブロック図
である。まず、スイッチ手段１０３は、第１及び第２の
バス１０１、１０２を選択的に接続する。

【００１３】次に、第１のバスマスタ手段１０４は、第
１のバス１０１に接続される。そして、第１のバス１０
１を開放していないときに第１のバス１０１をアクセス
する機能を有する。また、第１のバス１０１をアクセス
していない時に外部からの第１のバスアクセス要求１０
５に対して第１のバス１０１を開放し外部に第１のバス
開放通知１０６を出力する機能を有する。更に、外部か
らの第１のバス１０１へのアクセスが終了した場合に第
１のバス１０１を確保する機能を有する。

【００１４】続いて、第２のバスマスタ手段１０８は、
第２のバス１０２に接続される。そしてまず、第２のバ
ス１０２を開放していないときに第２のバス１０２をア
クセスする機能を有する。次に、第２のバス１０２をア
クセスしていない時に外部からの第２のバスアクセス要
求１０７に対して第２のバス１０２を開放する機能を有
する。また、外部からの第２のバス１０２へのアクセス
が終了した場合に第２のバス１０２を確保する機能を有
する。更に、第２のバス１０２を開放した場合にスイッ
チ手段１０３に第１のバス１０１と第２のバス１０２を
接続させる機能を有する。加えて、第１のバスマスタ手
段１０４による第２のバス１０２へのアクセスが終了し
た場合にスイッチ手段１０３に第１のバス１０１と第２
のバス１０２を切り離させる機能を有する。更に、第１
のバス１０１をアクセスするアドレスを第２のバス１０
２に対して指定しようとする場合であって外部からの第
２のバスアクセス要求１０７が入力していないときに第
１のバスアクセス要求１０５を第１のバスマスタ手段１
０４に出力する機能を有する。その後、第１のバスマス
タ手段１０４からの第１のバス開放通知１０６を待って
スイッチ手段１０３に第１のバス１０１と第２のバス１
０２を接続させる機能を有する。その後、第１のバス１
０１をアクセスするアドレスを第２のバス１０２に対し
て指定する機能を有する。そして、アクセスを終了した
場合にスイッチ手段１０３に第１のバス１０１と第２の
バス１０２を切り離させる機能を有する。

【００１５】更に、バス間アクセス制御手段１０９は、
第１のバス１０１に接続され、第１のバスマスタ手段１
０４が第２のバス１０２をアクセスするアドレスを第１
のバス１０１に対して指定した場合に第２のバスマスタ
手段１０８に第２のバスアクセス要求１０７を出力する
機能を有する。

【００１６】上述の本発明の第２の態様において、第２
のバスマスタ手段１０８から第１のバスマスタ手段１０
４への第１のバスアクセス要求１０５と、それに対する
応答である第１のバスマスタ手段１０４から第２のバス
マスタ手段１０８への第１のバス開放通知１０６は、バ
ス間アクセス制御手段１０９を介して通知されるように
構成されてもよい。

【００１７】本発明の第３の態様として以下の構成を有
する。図２は、本発明の第３の態様のブロック図であ
る。まず、スイッチ手段２０３は、第１及び第２のバス
２０１、２０２を選択的に接続する。

【００１８】第１のバスマスタ手段２０８は、第１のバ
ス２０１に接続される。そして、まず、第１のバス２０
１を開放していないときに第１のバス２０１をアクセス
する機能を有する。次に、第１のバス２０１をアクセス
していない時に外部からの第１のバスアクセス要求２０
４に対し第１のバス２０１を開放し外部に第１のバス開
放通知２０５を出力する機能を有する。また、外部から
の第１のバス２０１へのアクセスが終了した場合に第１
のバス２０１を確保する機能を有する。続いて、外部か
らの第２のバスアクセス中止信号２０６に応じて第１の
バス２０１を介した第２のバス２０２へのアクセスを中
止する機能を有する。更に、中止後に第１のバス２０１
を開放し外部に第１のバス開放通知２０５を通知する機
能を有する。そして、中止後に外部からの第２のバスア
クセスリトライ信号２０７に応じて中止した第１のバス
２０１を介した第２のバス２０２へのアクセスを再開す
る機能を有する。

【００１９】第２のバスマスタ手段２１３は、第２のバ
ス２０２に接続される。そして、まず、第２のバス２０
２を開放していないときに第２のバス２０２をアクセス
する機能を有する。次に、第２のバス２０２をアクセス
していない時に外部からの第２のバスアクセス要求２０
９に対し第２のバス２０２を開放し外部に第２のバス開
放通知２１０を出力する機能を有する。また、外部から
の第２のバス２０２へのアクセスが終了した場合に第２
のバス２０２を確保する機能を有する。続いて、外部か
らの第１のバスアクセス中止信号２１１に応じて第２の
バス２０２を介した第１のバス２０１へのアクセスを中
止する機能を有する。更に、中止後に第２のバス２０２
を開放し外部に第２のバス開放通知２１０を出力する機
能を有する。そして、中止後に外部からの第１のバスア
クセスリトライ信号２１２に応じて中止した第２のバス
２０２を介した第１のバス２０１へのアクセスを再開す
る機能を有する。

【００２０】第１のバス間アクセス制御手段２１５は、
第１のバスマスタ手段２０８が第２のバス２０２をアク
セスするアドレスを第１のバス２０１に対し指定した場
合に第２のバスマスタ手段２１３に第２のバスアクセス
要求２０９を出力する機能を有する。次に、外部からの
第２のバスアクセス要求取下げ信号２１４に応じて第１
のバスマスタ手段２０８に第２のバスアクセス中止信号
２０６を出力すると共に第２のバスアクセス要求２０９
を取り下げる機能を有する。また、第１のバスマスタ手
段２０８からの第１のバス開放通知２０５に応じてスイ
ッチ手段２０３に第１のバス２０１と第２のバス２０２
を接続させる機能を有する。更に、第２のバスマスタ手
段２１３による第１のバス２０１へのアクセスが終了し
た場合にスイッチ手段２０３に第１のバス２０１と第２
のバス２０２を切り離させる機能を有する。そして、第
２のバスアクセス中止信号２０６の出力後に第２のバス
マスタ手段２１３による第１のバス２０１へのアクセス
が終了した場合に第１のバスマスタ手段２０８に第２の
バスアクセスリトライ信号２０７を出力する機能を有す
る。

【００２１】第２のバス間アクセス制御手段２１７は、
第２のバスマスタ手段２１３が第１のバス２０１をアク
セスするアドレスを第２のバス２０２に対し指定した場
合に第１のバスマスタ手段２０８に第１のバスアクセス
要求２０４を出力する機能を有する。次に、外部からの
第１のバスアクセス要求取下げ信号２１６に応じて第２
のバスマスタ手段２１３に第１のバスアクセス中止信号
２１１を出力すると共に第１のバスアクセス要求２０４
を取り下げる機能を有する。また、第２のバスマスタ手
段２１３からの第２のバス開放通知２１０に応じてスイ
ッチ手段２０３に第１のバス２０１と第２のバス２０２
を接続させる機能を有する。更に、第１のバスマスタ手
段２０８による第２のバス２０２へのアクセスが終了し
た場合にスイッチ手段２０３に第１のバス２０１と第２
のバス２０２を切り離させる機能を有する。そして、第
１のバスアクセス中止信号２１１の出力後に第１のバス
マスタ手段２０８による第２のバス２０２へのアクセス
が終了した場合に第２のバスマスタ手段２１３に第１の
バスアクセスリトライ信号２１２を出力する機能を有す
る。

【００２２】バス間アクセス競合調停手段２１８は、第
１のバス間アクセス制御手段２１５から第２のバスアク
セス要求２０９が出力されかつ第２のバス間アクセス制
御手段２１７から第１のバスアクセス要求２０４が出力
されている場合において、第１のバスアクセス要求２０
４を優先する場合には第２のバス間アクセス制御手段２
１７に第１のバスアクセス要求取下げ信号２１６を出力
する機能を有する。そして、第２のバスアクセス要求２
０９を優先する場合には第１のバス間アクセス制御手段
２１５に第２のバスアクセス要求取下げ信号２１４を出
力する機能を有する。

【００２３】以上の本発明の第１、第２、又は第３の態
様の構成において、バスアクセス要求の対象となったバ
スがスイッチ手段によって他のバスと接続された以後、
バスアクセス要求の対象となったバスに接続される装置
は、そのバス上で消滅したアドレスストローブ信号など
の制御信号に対する処理をそのバス上で消滅していない
データストローブ信号などの他の制御信号に基づいて行
うように構成することができる。

【００２４】又は、スイッチ制御手段は、スイッチ手段
に２つ以上のバス同士を接続させるときに、接続された
バス上で消滅しているアドレスストローブ信号などの制
御信号を再生するように構成することもできる。

【００２５】

【作用】本発明の第１の態様においては、通常は、スイ
ッチ制御手段は、スイッチ手段に複数のバス同士を接続
させておらず、各バスに接続されるバス内アクセス制御
手段は、自バス内に閉じたバスアクセス制御を、独立に
かつ並行して行うことができる。この結果、装置全体の
スループットを向上させることができる。

【００２６】そして、任意のバスに接続される装置が他
のバスをアクセスする場合、バスアクセス要求出力手段
が自バス以外の他バスへバスアクセス要求を出力する。
この結果、他バスのバス間アクセス制御手段は、バスア
クセス要求に基づいてその他バスのバスアクセスを行
う。また、スイッチ制御手段は、スイッチ手段に上述の
バスアクセスに係るバス同士を接続させる。

【００２７】本発明の第２の態様では、第１のバス１０
１に他バスアクセス機能を持たない汎用ＣＰＵなどの第
１のバスマスタ手段１０４が接続され、第２のバス１０
２に他バスアクセス機能を有する第２のバスマスタ手段
１０８が接続される構成において、第１のバス１０１と
第２のバス１０２との間の相互アクセスが実現される。

【００２８】ここで、第１のバスマスタ手段１０４が第
２のバス１０２をアクセスするアドレスを第１のバス１
０１に対して指定した場合、バス間アクセス制御手段１
０９が第２のバスマスタ手段１０８に第２のバスアクセ
ス要求１０７を出力する。この結果、第２のバスマスタ
手段１０８は、第１のバス１０１と第２のバス１０２の
間の競合の適切な調停制御を行い、また、スイッチ手段
１０３を制御する。これにより、第１のバスマスタ手段
１０４は第１のバス１０１を介して第２のバス１０２を
アクセス可能となる。

【００２９】一方、第２のバスマスタ手段１０８が第１
のバス１０１をアクセスするアドレスを第２のバス１０
２に対して指定する場合には、まず、第２のバスマスタ
手段１０８自身が第１のバスマスタ手段１０４に第１の
バスアクセス要求１０５を出力する。そして、第２のバ
スマスタ手段１０８は、第１のバスマスタ手段１０４か
らのバス開放通知１０６を待って、第１のバス１０１を
アクセスするアドレスを第２のバス１０２に対して指定
する。これにより、第２のバスマスタ手段１０８は第２
のバス１０２を介して第１のバス１０１をアクセス可能
となる。

【００３０】本発明の第３の態様では、第１のバス２０
１と第２のバス２０２の双方に、他バスアクセス機能を
持たない汎用ＣＰＵなどの第１のバスマスタ手段２０８
と第２のバスマスタ手段２０９が接続される構成におい
て、第１のバス２０１と第２のバス２０２との間の相互
アクセスが実現される。

【００３１】ここで、第１のバスマスタ手段２０８が第
２のバス２０２をアクセスするアドレスを第１のバス２
０１に対して指定した場合に、第１のバス間アクセス制
御手段２１５が第２のバスマスタ手段２１３に第２のバ
スアクセス要求２０９を出力する。この結果、第２のバ
ス間アクセス制御手段２１７は、第２のバスマスタ手段
２１３からの第２のバス開放通知２１０に応じてスイッ
チ手段２０３を制御する。これにより、第１のバスマス
タ手段２０８は第１のバス２０１を介して第２のバス２
０２をアクセス可能となる。

【００３２】同様に、第２のバスマスタ手段２１３が第
１のバス２０１をアクセスするアドレスを第２のバス２
０２に対して指定した場合に、第２のバス間アクセス制
御手段２１７が第１のバスマスタ手段２０８に第１のバ
スアクセス要求２０４を出力する。この結果、第１のバ
ス間アクセス制御手段２１５は、第１のバスマスタ手段
２０８からの第１のバス開放通知２０５に応じてスイッ
チ手段２０３を制御する。これにより、第２のバスマス
タ手段２１３は第２のバス２０２を介して第１のバス２
０１をアクセス可能となる。

【００３３】また、第２のバスアクセス要求２０９と第
１のバスアクセス要求２０４が競合した場合には、バス
間アクセス競合調停手段２１８が調停を行う。そして、
バス間アクセス競合調停手段２１８は、第２のバスアク
セス要求２０９を優先する場合には、第２のバス間アク
セス制御手段２１７に第１のバスアクセス要求取下げ信
号２１６を出力する。これを受け取った第２のバス間ア
クセス制御手段２１７は、第２のバスマスタ手段２１３
に第１のバスアクセス中止信号２１１を出力すると共に
第１のバスアクセス要求２０４を取り下げる。これによ
り、第１のバスマスタ手段２０８は第１のバス２０１を
介して第２のバス２０２をアクセス可能となる。

【００３４】同様に、バス間アクセス競合調停手段２１
８は、第１のバスアクセス要求２０４を優先する場合に
は、第１のバス間アクセス制御手段２１５に第２のバス
アクセス要求取下げ信号２１４を出力する。これを受け
取った第１のバス間アクセス制御手段２１５は、第１の
バスマスタ手段２０８に第２のバスアクセス中止信号２
０６を出力すると共に第２のバスアクセス要求２０９を
取り下げる。これにより、第２のバスマスタ手段２１３
は第２のバス２０２を介して第１のバス２０１をアクセ
ス可能となる。

【００３５】ここで、バスアクセス要求の対象となった
バスがスイッチ手段によって他のバスと接続された以
後、バスアクセス要求の対象となったバスに接続される
装置は、そのバス上で消滅したアドレスストローブ信号
などの制御信号に対する処理を行うことができない。そ
こで、これらの装置は、その処理を、そのバス上で消滅
していないデータストローブ信号などの他の制御信号に
基づいて行うように構成すれば、アドレスストーブ信号
に対する処理と同様の処理が可能となる。

【００３６】又は、スイッチ制御手段が、スイッチ手段
に２つ以上のバス同士を接続させるときに、接続された
バス上で消滅しているアドレスストローブ信号などの制
御信号を再生するように構成すれば、バスアクセス要求
の対象となったバスに接続される装置は、アドレススト
ーブ信号に対する処理を行うことができる。

【００３７】

【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。 ＜第１の実施例の全体構成＞図３は、本発明の第１の実
施例が適用されるネットワークの構成図である。

【００３８】光ファイバリング３０６を中心に構成され
るネットワーク３０１には、複数のノード３０２（図３
では、#000、#***、#%%%、などの番号で示されている）
が接続される。

【００３９】ノード３０２において、プロセッサバス３
０５には複数のプロセッサ３０４が接続され、プロセッ
サバス３０５はメッセージ通信装置３０３に収容され
る。メッセージ通信装置３０３は、プロセッサバス３０
５を介してプロセッサ３０４が送信又は受信するメッセ
ージデータを処理し、また、光ファイバリング３０６に
対して入力又は出力されるメッセージデータが格納され
たフレームを処理する。このメッセージ通信装置３０３
内のバスの構成が、本発明に最も関連する。

【００４０】次に、図４は、第１の実施例における図３
のノード３０２内のメッセージ通信装置３０３の構成図
である。実メモリ４０７は、メッセージデータを一時保
持する通信バッファとして機能する。

【００４１】制御メモリ４０８は、メッセージの通信に
使用される仮想記憶空間上の各仮想ページアドレス毎
に、その仮想ページアドレスが実メモリ４０７内の実ペ
ージアドレスに割り付けられている場合にはその実ペー
ジアドレスと、その仮想ページアドレスのページ状態
（通信状態）を示すデータを記憶する。

【００４２】プロセッサバスインタフェース４１２は、
図３のプロセッサバス３０５を収容すると共に外部バス
４０１に接続され、図３のプロセッサ３０４からプロセ
ッサバス３０５を介して入力されるメッセージデータ等
を、外部バス４０１及びバーチャルメモリコントローラ
４０９を介して実メモリ４０７に出力し、逆に、実メモ
リ４０７からバーチャルメモリコントローラ４０９及び
外部バス４０１を介して入力されるメッセージデータ等
を、プロセッサバス３０５を介してプロセッサ３０４に
出力する。

【００４３】また、プロセッサバスインタフェース４１
２は、外部バス４０１、バス結合部４１１及びＣＰＵバ
ス４０２を介して、ＣＰＵ４１３との間で、通信制御デ
ータの授受を行う。

【００４４】図３には明示してないが、図４では、プロ
セッサバス３０５は、１ノードあたり２本設けられてい
る。従って、プロセッサバスインタフェース４１２も、
各プロセッサバス３０５に対応して、#0と#1の２つが設
けられている。そして、#0のプロセッサバスインタフェ
ース４１２は、制御線４１９を用いて、#0と#1の各プロ
セッサバスインタフェース４１２が外部バス４０１をア
クセスする場合の競合制御を行う。更に、#0のプロセッ
サバスインタフェース４１２は、制御線４２１、４２２
を介して、後述するＣＰＵバスアービタ４１４及びＩ／
Ｏコントローラ４１５との間でバスの使用に関する制御
データを授受しながら、外部バス４０１の競合制御を行
って、必要なときには制御線４２０を介してバス結合部
４１１の開閉制御を行う。

【００４５】ネットワーク制御回路４１０は、フレーム
の送信時には、ＣＰＵ４１３からＣＰＵバス４０２、Ｉ
／Ｏコントローラ４１５、及びネットワーク命令／結果
バス４０３を介して入力される送信命令に基づいて、制
御メモリアクセスバス４０６を介して制御メモリ４０８
をアクセスしながら、実メモリ４０７からバーチャルメ
モリコントローラ４０９及びネットワークデータ送信バ
ス４０５を介して送信されるべきメッセージデータを読
み出し、それを含む送信フレームを構築し、それを光フ
ァイバリング３０６に送出し、その送信結果を、ネット
ワーク命令／結果バス４０３、Ｉ／Ｏコントローラ４１
５、及びＣＰＵバス４０２を介してＣＰＵ４１３に通知
する。

【００４６】また、ネットワーク制御回路４１０は、光
ファイバリング３０６からのフレームの受信時には、制
御メモリアクセスバス４０６を介して制御メモリ４０８
をアクセスしながら、その受信フレームを他のノード３
０２へ中継する。又は、その受信フレーム内のメッセー
ジデータを取り出し、ネットワークデータ受信バス４０
４からバーチャルメモリコントローラ４０９を介して実
メモリ４０７に格納し、その受信結果を、ネットワーク
命令／結果バス４０３、Ｉ／Ｏコントローラ４１５、及
びＣＰＵバス４０２を介してＣＰＵ４１３に通知する。

【００４７】ＣＰＵ４１３は、ＣＰＵバス４０２に接続
され、動作開始時に、ＣＰＵバス４０２に接続されるＥ
ＰＲＯＭ４１６からＣＰＵバス４０２に接続されるプロ
グラムＲＡＭ４１７に書き込まれる制御プログラムに従
って動作する。

【００４８】このＣＰＵ４１３は、ＣＰＵバス４０２、
バス結合部４１１、及び外部バス４０１を介して、プロ
セッサバスインタフェース４１２との間で、通信制御デ
ータの授受を行う。

【００４９】また、ＣＰＵ４１３は、フレームの送信時
には、ＣＰＵバス４０２、Ｉ／Ｏコントローラ４１５、
及びネットワーク命令／結果バス４０３を介して、送信
命令をネットワーク制御回路４１０へ出力し、その後、
ネットワーク制御回路４１０から、ネットワーク命令／
結果バス４０３、Ｉ／Ｏコントローラ４１５、及びＣＰ
Ｕバス４０２を介して、送信結果通知を受け取る。逆
に、ＣＰＵ４１３は、フレームの受信時には、ネットワ
ーク制御回路４１０から、ネットワーク命令／結果バス
４０３、Ｉ／Ｏコントローラ４１５、及びＣＰＵバス４
０２を介して、受信結果通知を受け取る。

【００５０】更に、ＣＰＵ４１３は、ＣＰＵバス４０２
を介して制御メモリ４０８内の各仮想ページアドレスの
ページ状態データ（通信状態を示すデータ）をアクセス
すると共に、ＣＰＵバス４０２及びバーチャルメモリコ
ントローラ４０９を介して制御メモリ４０８内の各仮想
ページアドレスの実ページアドレスデータ及び実メモリ
４０７をアクセスする。

【００５１】Ｉ／Ｏコントローラ４１５は、ＣＰＵバス
４０２に接続され、外部の周辺装置が接続される周辺装
置バス４１８を収容する。また、Ｉ／Ｏコントローラ４
１５は、前述したように、ＣＰＵバス４０２及びネット
ワーク命令／結果バス４０３を介して、ＣＰＵ４１３と
ネットワーク制御回路４１０との間で授受される送信命
令、送信結果通知又は受信結果通知を中継する。

【００５２】更に、Ｉ／Ｏコントローラ４１５は、ＣＰ
Ｕ４１３が外部バス４０１をアクセスするアドレスをＣ
ＰＵバス４０２に対して指定した場合に、制御線４２２
を介して#0のプロセッサバスインタフェース４１２に、
外部バスアクセス要求を出力する。

【００５３】ＣＰＵバスアービタ４１４は、プロセッサ
バスインタフェース４１２から制御線４２１を介してＣ
ＰＵバスアクセス要求（バスグラント要求）を受け取っ
た場合に、ＣＰＵ４１３に対して制御線４２３を介して
バス使用要求（バスグラント要求）を出力し、ＣＰＵ４
１３から制御線４２３を介してバス使用許可（バスグラ
ントアクノリッジ）を受け取り、それに基づいてＣＰＵ
バスアクセス許可（バスグラントアクノリッジ）を制御
線４２１を介して#0のプロセッサバスインタフェース４
１２に返す。

【００５４】バーチャルメモリコントローラ４０９は、
プロセッサバスインタフェース４１２と実メモリ４０７
との間で外部バス４０１を介して授受されるデータ、Ｃ
ＰＵ４１３と実メモリ４０７又は制御メモリ４０８との
間でＣＰＵバス４０２を介して授受されるデータ、ネッ
トワーク制御回路４１０と実メモリ４０７との間でネッ
トワークデータ受信バス４０４又はネットワークデータ
送信バス４０５を介して授受されるデータのスイッチン
グ制御及び競合制御を行う。

【００５５】以上の構成を有する第１の実施例の動作に
ついて説明する。 ＜プロセッサ間通信の全体動作＞今、図３及び図４にお
いて、例えば#000のノード３０２内の１つのプロセッサ
３０４から、#***のノード３０２内の他の１つのプロセ
ッサ３０４にメッセージデータを送信する場合の全体動
作について説明する。

【００５６】この場合に、#000のノード３０２内の１つ
のプロセッサ３０４から送信されるメッセージデータ
は、プロセッサバス３０５を介してそのノード内のメッ
セージ通信装置３０３（以下、#000のメッセージ通信装
置３０３と呼ぶ）の実メモリ４０７に転送された後に、
#***のノード３０２内のメッセージ通信装置３０３（以
下、#***のメッセージ通信装置３０３と呼ぶ）の実メモ
リ４０７に送られ、その後、その実メモリ４０７からプ
ロセッサバス３０５を介して宛て先のプロセッサ３０４
に転送される。即ち、各メッセージ通信装置３０３の実
メモリ４０７は、通信バッファとして機能する。メッセージ通信装置３０３間の通信方式 ここで、メッセージ通信装置３０３間のメッセージデー
タの通信には、ネットワーク仮想記憶方式という特別な
方式が適用される。

【００５７】まず、図３のネットワーク３０１全体で、
仮想記憶空間が定義される。この仮想記憶空間は、複数
の仮想ページに分割され、メッセージデータの通信はこ
の仮想ページを介して行われる。例えば、仮想記憶空間
は、0000〜FFFFページ（１６進数）までの仮想ページア
ドレスに分割される。１つの仮想ページは、メッセージ
データの１単位であるパケットを十分に収容可能な固定
長（例えば８キロバイト長）のデータ長を有する。な
お、以下特に言及しないときは、仮想ページアドレス及
び口述する実ページアドレスは、１６進数で表現する。

【００５８】次に、この仮想記憶空間の所定ページ数毎
例えば１６ページ毎に、ネットワーク３０１に接続され
る各ノード３０２のメッセージ通信装置３０３が割り当
てられる。例えば、0000〜000Fページには#000番目のノ
ード３０２のメッセージ通信装置３０３が割り当てら
れ、0010〜001Fページには#001番目のノード３０２のメ
ッセージ通信装置３０３が割り当てられ、以下同様にし
て、***0〜***Fページ及び%%%0〜%%%Fページ（３桁の *
及び %はそれぞれ0〜 Fの１６進数のうち任意の数）に
は、それぞれ#***番目及び#%%%番目の各ノード３０２の
メッセージ通信装置３０３が割り当てられる。

【００５９】従って、上述の例では、ネットワーク３０
１には、#000〜#FFFまでの最大で４０９６台のメッセー
ジ通信装置３０３が接続可能である。一方、各メッセー
ジ通信装置３０３内の実メモリ４０７は、それぞれが上
述の仮想ページと同じデータ長を有する複数の実ページ
に分割される。実メモリ４０７のページ容量は、仮想記
憶空間のページ容量よりはるかに小さくてよく、例えば
６４〜２５６ページ程度でよい。

【００６０】次に、各メッセージ通信装置３０３の制御
メモリ４０８にはそれぞれ、図５に示されるように、全
仮想ページアドレス分の制御データが記憶される。各仮
想ページアドレスの制御データは、図５に示されるよう
に、その仮想ページアドレスに対応付けられる自メッセ
ージ通信装置３０３内の実メモリ４０７の実ページアド
レスデータと、その仮想ページアドレスの通信状態を示
すページ状態データとから構成されている。

【００６１】そして、初期状態として、各ノード３０２
内のメッセージ通信装置３０３の制御メモリ４０８にお
いて、そのノード３０２に割り当てられている仮想ペー
ジアドレスには、ＣＰＵ４１３のネットワーク用受信制
御機能によって、自メッセージ通信装置３０３の実メモ
リ４０７内の任意の空きページに設けられるネットワー
ク用受信バッファの実ページアドレスと、ページ状態と
して受信バッファ割付状態VPが、それぞれ予め書き込ま
れている。なお、ネットワーク用受信制御機能は、ＣＰ
Ｕ４１３がプログラムＲＡＭ４１７に記憶された制御プ
ログラムを実行することにより実現される。

【００６２】例えば、#000のメッセージ通信装置３０３
の制御メモリ４０８において、自メッセージ通信装置３
０３に割り当てられている0000,0001,・・・ ,000Fペー
ジの各仮想ページアドレスには、図５に示されるよう
に、実メモリ４０７内のs,q,・・・,pの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。

【００６３】また、#***のメッセージ通信装置３０３の
制御メモリ４０８において、自メッセージ通信装置３０
３に割り当てられている***0,***1,・・・ ,***Fページ
の各仮想ページアドレスには、図５に示されるように、
実メモリ４０７内のv,u,・・・,tの各実ページアドレス
が書き込まれ、受信バッファ割付状態を示すページ状態
VPが書き込まれている。

【００６４】同様に、#%%%のメッセージ通信装置３０３
の制御メモリ４０８において、自メッセージ通信装置３
０３に割り当てられている%%%0,%%%1,・・・ ,%%%Fペー
ジの各仮想ページアドレスには、図５に示されるよう
に、実メモリ４０７内のy,w,・・・,xの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。

【００６５】今、後述する転送動作により、例えば#000
のメッセージ通信装置３０３の実メモリ４０７内の、実
ページアドレスがr であるネットワーク用送信バッファ
（後述する）に、#000のノード３０２内の１つのプロセ
ッサ３０４からメッセージデータが転送されているもの
とする。

【００６６】ＣＰＵ４１３のネットワーク用送信制御機
能は、ＣＰＵバス４０２及びバーチャルメモリコントロ
ーラ４０９を介して実メモリ４０７内のネットワーク用
送信バッファに格納されているメッセージデータのヘッ
ダ内の宛て先アドレス部を解析することによって、その
宛て先アドレスに対応するプロセッサ３０４が収容され
るノード３０２に割り当てられている仮想ページアドレ
スのうち、ページ状態がバッファ未割付状態NAとなって
いるものを決定する。図５の例では、例えば仮想ページ
アドレス***2が決定される。なお、ネットワーク用送信
制御機能は、ＣＰＵ４１３がプログラムＲＡＭ４１７に
記憶された制御プログラムを実行することにより実現さ
れる。

【００６７】次に、ＣＰＵ４１３のネットワーク用送信
制御機能は、制御メモリ４０８内の上述の決定した仮想
ページアドレスに、上述のメッセージデータが格納され
ているネットワーク用送信バッファの実ページアドレス
を書き込み、ページ状態を、バッファ未割付状態NAから
送信状態SDに変更する。図５の例では、例えば仮想ペー
ジアドレス***2に実ページアドレスr と送信状態SDが設
定される。

【００６８】そして、ＣＰＵ４１３のネットワーク用送
信制御機能は、Ｉ／Ｏコントローラ４１５内の送信用Ｆ
ＩＦＯに、ＣＰＵバス４０２を介して、送信命令と共
に、上述の仮想ページアドレスと、上述のメッセージデ
ータの転送長を書き込む。

【００６９】ネットワーク制御回路４１０は、Ｉ／Ｏコ
ントローラ４１５内の送信用ＦＩＦＯから、ネットワー
ク命令／結果バス４０３を介して、上述の送信命令等を
読み出すと、その送信命令に付加されている仮想ページ
アドレスを、制御メモリアクセスバス４０６を介して制
御メモリ４０８に指定し、制御メモリ４０８から上述の
仮想ページアドレスに設定されている実ページアドレス
を読み出してバーチャルメモリコントローラ４０９内の
ＤＭＡ転送用レジスタに設定する。

【００７０】そして、ネットワーク制御回路４１０は、
バーチャルメモリコントローラ４０９に、送信されるべ
きメッセージデータが含まれる実メモリ４０７内の上記
実ページアドレスのページデータを、ネットワークデー
タ送信バス４０５を介してネットワーク制御回路４１０
にＤＭＡ転送させる。

【００７１】ネットワーク制御回路４１０は、上述のペ
ージデータから送信命令に付加されているメッセージデ
ータの転送長に対応する分のメッセージデータを取り出
し、そのメッセージデータと送信命令に付加されている
仮想ページアドレス及びメッセージデータの転送長を含
む送信フレームを生成し、それを光ファイバリング３０
６に送出する。なお、光ファイバリング３０６のフレー
ム伝送方式としては、トークンリングネットワーク方式
が採用され、ネットワーク制御回路４１０は、光ファイ
バリング３０６上を周回するフリートークンを獲得した
場合のみ送信フレームを送出することができる。

【００７２】図５の例においては、#000のメッセージ通
信装置３０３から、仮想ページアドレス***2と実メモリ
４０７内の実ページアドレスr に格納されているメッセ
ージデータとを含む送信フレームが、光ファイバリング
３０６に送出される。

【００７３】上述の送信フレームは、光ファイバリング
３０６に接続されている他のノード３０２（図３参照）
に順次転送される。各ノード３０２内のメッセージ通信
装置３０３のネットワーク制御回路４１０は、光ファイ
バリング３０６から上記送信フレームを取り込むと、そ
の送信フレームに格納されている仮想ページアドレスに
対応するページ状態を制御メモリアクセスバス４０６を
介して制御メモリ４０８から読み出し、そのページ状態
が受信バッファ割付状態VPであるか否か、即ち、その仮
想ページアドレスが自ノード３０２のメッセージ通信装
置３０３に割り当てられているか否か、又はそのページ
状態が送信状態SDであるか否か、即ち、その送信フレー
ムが自ネットワーク制御回路４１０が送出したものであ
るか否かを判別する。

【００７４】ネットワーク制御回路４１０は、送信フレ
ームに格納されている仮想ページアドレスのページ状態
が受信バッファ割付状態VPであると判別した場合には、
送信フレームに格納されているメッセージデータを、以
下のようにして実メモリ４０７に取り込む。

【００７５】即ち、ネットワーク制御回路４１０は、ま
ず、送信フレームに格納されている仮想ページアドレス
を、制御メモリアクセスバス４０６を介して制御メモリ
４０８に指定し、制御メモリ４０８から上述の仮想ペー
ジアドレスに設定されている実ページアドレスを読み出
してバーチャルメモリコントローラ４０９内のＤＭＡ転
送用レジスタに設定する。そして、ネットワーク制御回
路４１０は、バーチャルメモリコントローラ４０９に、
送信フレームに含まれるメッセージデータを、ネットワ
ークデータ受信バス４０４を介して実メモリ４０７内の
上述の実ページアドレスにＤＭＡ転送させる。

【００７６】その後、ネットワーク制御回路４１０は、
送信フレームに格納されている仮想ページアドレスを、
制御メモリアクセスバス４０６を介して制御メモリ４０
８に指定し、その仮想ページアドレスのページ状態を受
信バッファ割付状態VPから受信完了状態RDに変更する。

【００７７】更に、ネットワーク制御回路４１０は、Ｉ
／Ｏコントローラ４１５内の受信用ＦＩＦＯに、ネット
ワーク命令／結果バス４０３を介して、受信の成否を示
す結果コードと共に、送信フレームから抽出した仮想ペ
ージアドレスとメッセージデータの転送長を書き込む。

【００７８】最後に、ネットワーク制御回路４１０は、
光ファイバリング３０６から受信した上述の送信フレー
ム中の応答領域に受信成功通知を書き込んだ後、その送
信フレームを再び光ファイバリング３０６に送出する。

【００７９】例えば、図５の例では、#***のメッセージ
通信装置３０３のネットワーク制御回路４１０は、#000
のノード３０２からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ４０８上のページ状
態が受信バッファ割付状態VPであると判別することによ
り、その送信フレームに格納されているメッセージデー
タを、制御メモリ４０８の仮想ページアドレス***2に設
定されている実ページアドレスu を有する実メモリ４０
７内のネットワーク用受信バッファに取り込んだ後、制
御メモリ４０８の仮想ページアドレス***2のページ状態
を受信バッファ割付状態VPから受信完了状態RDに変更す
る。

【００８０】上述の受信結果通知は、ＣＰＵ４１３によ
り、ＣＰＵバス４０２を介して受信される。即ち、ＣＰ
Ｕ４１３のネットワーク用受信制御機能は、ＣＰＵバス
４０２を介してＩ／Ｏコントローラ４１５内の受信用Ｆ
ＩＦＯから上述の受信結果通知を受け取ると、結果コー
ドが受信成功であるならば、受信結果通知の一部である
仮想ページアドレスをＣＰＵバス４０２を介して制御メ
モリ４０８に指定し、そのページ状態と実ページアドレ
スを読み出す。

【００８１】上述のページ状態が受信完了状態RDである
ならば、ＣＰＵ４１３のネットワーク用受信制御機能
は、まず、ＣＰＵバス４０２及びバーチャルメモリコン
トローラ４０９を介して実メモリ４０７を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用受信バッファから切り離しプロセッサ用送信待ち
バッファキューに接続する。

【００８２】その後、ＣＰＵ４１３のネットワーク用受
信制御機能は、ＣＰＵバス４０２及びバーチャルメモリ
コントローラ４０９を介して実メモリ４０７を制御し
て、任意の空きページをネットワーク用受信バッファに
接続し、更に、上述の受信結果通知の一部である仮想ペ
ージアドレスでＣＰＵバス４０２を介して制御メモリ４
０８をアクセスし、その仮想ページアドレスに、上述の
空きページの実ページアドレスと、ページ状態として受
信バッファ割付状態VPを、それぞれ書き込む。

【００８３】これ以後、実メモリ４０７内のプロセッサ
用送信待ちバッファキューに対する処理は、ＣＰＵ４１
３のネットワーク用受信制御機能から後述するプロセッ
サ用送信制御機能に引き渡される。

【００８４】一方、ネットワーク制御回路４１０は、送
信フレームに格納されている仮想ページアドレスに対応
するページ状態を制御メモリ４０８から読み出した結
果、そのページ状態が受信バッファ割付状態VPでも送信
状態SDでもないと判別した場合には、その送信フレーム
をそのまま光ファイバリング３０６に送出する。

【００８５】例えば、図５の例では、#%%%のメッセージ
通信装置３０３のネットワーク制御回路４１０は、#000
のノード３０２からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ４０８上のページ状
態が受信バッファ割付状態VPでも送信状態SDでもないと
判別することにより、その送信フレームをそのまま光フ
ァイバリング３０６に送出する。

【００８６】上述のようにして光ファイバリング３０６
上を順次転送された送信フレームは、最後に送信元のノ
ード３０２内のメッセージ通信装置３０３のネットワー
ク制御回路４１０に戻る。

【００８７】送信元のネットワーク制御回路４１０は、
送信フレームに格納されている仮想ページアドレスに対
応するページ状態を制御メモリ４０８から読み出した結
果、それが送信状態SDであると判別することによって、
その送信フレームが自ネットワーク制御回路４１０が送
出した送信フレームであることを判別する。

【００８８】この場合に、ネットワーク制御回路４１０
は、受信した送信フレームの応答領域に受信成功通知が
書き込まれていることを確認した後に、制御メモリアク
セスバス４０６を介して、送信フレームに格納されてい
る仮想ページアドレスに対応する制御メモリ４０８のペ
ージ状態を、送信状態SDから送信完了状態SCに変更す
る。

【００８９】そして、ネットワーク制御回路４１０は、
Ｉ／Ｏコントローラ４１５内の受信用ＦＩＦＯに、ネッ
トワーク命令／結果バス４０３を介し、送信の成否を示
す結果コードと共に、送信フレームから抽出した仮想ペ
ージアドレスを書き込む。

【００９０】上述の送信結果通知は、ＣＰＵ４１３によ
り、ＣＰＵバス４０２を介して受信される。即ち、ＣＰ
Ｕ４１３のネットワーク用送信制御機能は、ＣＰＵバス
４０２を介してＩ／Ｏコントローラ４１５内の受信用Ｆ
ＩＦＯから上述の送信結果通知を受け取ると、結果コー
ドが送信成功であるならば、送信結果通知の一部である
仮想ページアドレスをＣＰＵバス４０２を介して制御メ
モリ４０８に指定し、そのページ状態と実ページアドレ
スを読み出す。

【００９１】上述のページ状態が送信完了状態SCである
ならば、ＣＰＵ４１３のネットワーク用送信制御機能
は、まず、ＣＰＵバス４０２及びバーチャルメモリコン
トローラ４０９を介して実メモリ４０７を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用送信バッファから切り離し空きページとする。

【００９２】その後、ＣＰＵ４１３のネットワーク用送
信制御機能は、上述の送信結果通知の一部である仮想ペ
ージアドレスでＣＰＵバス４０２を介して制御メモリ４
０８をアクセスし、その仮想ページアドレスのページ状
態として、バッファ未割付状態NAを書き込む。

【００９３】以上のように、ネットワーク３０１（図３
参照）上において、１つの仮想記憶空間が定義され、こ
の空間を構成する固定長のデータ長を有する仮想ページ
が各メッセージ通信装置３０３に割り当てられる。そし
て、メッセージ通信装置３０３間のメッセージデータの
通信は、この仮想ページを使用して行われる。この結
果、通常のパケット通信で行われているブロック化制
御、順序制御が不要となる。

【００９４】また、光ファイバリング３０６上の各ノー
ド３０２内のメッセージ通信装置３０３のネットワーク
制御回路４１０は、送信フレームを受信すると、その送
信フレームに格納されている仮想ページアドレスで制御
メモリ４０８上のページ状態をアクセスすることによっ
て、受信した送信フレームを高速に処理することができ
る。

【００９５】加えて、光ファイバリング３０６上を転送
される送信フレームには応答領域が設けられ、受信側の
ノード３０２内のメッセージ通信装置３０３のネットワ
ーク制御回路４１０は、送信フレームの受信結果を送信
フレームの応答領域に書き込み、それを再び光ファイバ
リング３０６に送出する。従って、この送信フレームが
光ファイバリング３０６上を転送され送信元に戻ってく
るまでに、メッセージデータの送信処理が完了すること
になり、受信側から送信元への応答を別のフレームを用
いて通知する必要がない。この結果、通信プロトコルを
簡略なものにすることができ、高速な応答処理が可能と
なる。

【００９６】更に、メッセージ通信装置３０３間のメッ
セージデータの通信は、メッセージ通信装置３０３内の
ネットワーク制御回路４１０が制御メモリ４０８をアク
セスしながら実メモリ４０７を使用して行い、プロセッ
サ３０４とメッセージ通信装置３０３間のメッセージデ
ータの通信は、後述するように、メッセージ通信装置３
０３内のプロセッサバスインタフェース４１２が、上述
のネットワーク制御回路４１０の動作とは独立して、実
メモリ４０７を使用して行う。更に、実メモリ４０７上
の実ページアドレスに格納されたメッセージデータと仮
想記憶空間上の仮想ページアドレスとの対応付けは、後
述するように、ＣＰＵ４１３がメッセージデータに付加
されたヘッダ内の宛て先アドレスに基づいて行う。従っ
て、プロセッサ３０４とメッセージ通信装置３０３間、
メッセージ通信装置３０３とメッセージ通信装置３０３
間の処理を効率良く高速に実行することが可能となる。送信元におけるプロセッサ３０４からメッセージ通信装
置３０３へのメッセージデータの転送動作 次に、送信元のノード３０２（図５の例では#000のノー
ド３０２）内の１つのプロセッサ３０４からそのノード
内のメッセージ通信装置３０３の実メモリ４０７に、メ
ッセージデータが転送される場合の動作について説明す
る。

【００９７】まず、ＣＰＵ４１３のプロセッサ用受信制
御機能は、ＣＰＵバス４０２及びバーチャルメモリコン
トローラ４０９を介して実メモリ４０７をアクセスする
ことにより、実メモリ４０７において、プロセッサ用受
信バッファキューに空きバッファキューに接続されてい
る空きバッファを接続する。なお、プロセッサ用受信制
御機能は、ＣＰＵ４１３がプログラムＲＡＭ４１７に記
憶された制御プログラムを実行することにより実現され
る機能である。

【００９８】そして、ＣＰＵ４１３のプロセッサ用受信
制御機能は、ＣＰＵバス４０２、バス結合部４１１、及
び外部バス４０１を介して、例えば#0のプロセッサバス
インタフェース４１２を起動すると共に、そのインタフ
ェース４１２に対して上述のプロセッサ用受信バッファ
キューの先頭アドレスを通知する。

【００９９】プロセッサバスインタフェース４１２は、
プロセッサ３０４からプロセッサバス３０５を介して転
送されてきたメッセージデータを受信し、上記先頭アド
レスを受信開始アドレスとしてバッファアドレスを順次
更新しながら、上述の受信されたメッセージデータを、
外部バス４０１及びバーチャルメモリコントローラ４０
９を介して、実メモリ４０７内のプロセッサ用受信バッ
ファキューに接続された空きバッファに、順次転送す
る。

【０１００】プロセッサバスインタフェース４１２は、
プロセッサ用受信バッファキューに接続される空きバッ
ファがなくなると、自動的に停止し、その旨を外部バス
４０１、バス結合部４１１、及びＣＰＵバス４０２を介
してＣＰＵ４１３に通知する。

【０１０１】ＣＰＵ４１３のプロセッサ用受信制御機能
は、まず、ＣＰＵバス４０２及びバーチャルメモリコン
トローラ４０９を介して実メモリ４０７を制御して、上
述の受信済のバッファをプロセッサ用受信バッファキュ
ーから切り離しネットワーク用送信バッファに接続す
る。これ以後、実メモリ４０７内のネットワーク用送信
バッファに対する処理は、ＣＰＵ４１３のプロセッサ用
受信制御機能から前述したネットワーク用送信制御機能
に引き渡され、前述したメッセージ通信装置３０３間の
通信方式に従って、送信元のノード３０２のメッセージ
通信装置３０３（図５の例では#000のメッセージ通信装
置３０３）内の実メモリ４０７から、宛て先のプロセッ
サ３０４が収容されるノード３０２のメッセージ通信装
置３０３（図５の例では#***のメッセージ通信装置３０
３）内の実メモリ４０７への、メッセージデータの転送
動作が実行される。受信側におけるメッセージ通信装置３０３からプロセッ
サ３０４へのメッセージデータの転送動作 次に、受信側のノード３０２（図５の例では#***のノー
ド３０２）内のメッセージ通信装置３０３の実メモリ４
０７からそのノード３０２内の１つのプロセッサ３０４
に、メッセージデータが転送される場合の動作について
説明する。

【０１０２】ネットワーク制御回路４１０が送信フレー
ムの受信に成功すると、前述したように、ＣＰＵ４１３
のネットワーク用受信制御機能が、受信されたメッセー
ジデータを実メモリ４０７内のプロセッサ用送信待ちバ
ッファキューに接続する。

【０１０３】これに対して、ＣＰＵ４１３のプロセッサ
用送信制御機能は、ＣＰＵバス４０２、バス結合部４１
１、及び外部バス４０１を介して、例えば#0のプロセッ
サバスインタフェース４１２を起動すると共に、そのイ
ンタフェース４１２に対して上述のプロセッサ用送信待
ちバッファキューの先頭アドレスを通知する。

【０１０４】プロセッサバスインタフェース４１２は、
上記先頭アドレスを送信開始アドレスとしてバッファア
ドレスを順次更新しながら、外部バス４０１及びバーチ
ャルメモリコントローラ４０９を介して、実メモリ４０
７内のプロセッサ用送信待ちバッファキューに接続され
たバッファに格納されているメッセージデータを順次読
み出して、そのメッセージデータのヘッダ内の宛て先ア
ドレス部を解析しながら、そのメッセージデータをプロ
セッサバス３０５を介して宛て先のプロセッサ３０４に
転送する。 ＜外部バス４０１とＣＰＵバス４０２間の接続制御動作
＞次に、本発明に特に関連する外部バス４０１とＣＰＵ
バス４０２間の接続制御動作について説明する。外部バス４０１とＣＰＵバス４０２が接続される場合 第１の実施例では、通常は、バス結合部４１１は外部バ
ス４０１とＣＰＵバス４０２を接続しておらず、#0又は
#1のプロセッサバスインタフェース４１２が実メモリ４
０７との間でメッセージデータ等の授受を行うために外
部バス４０１をアクセスする動作と、ＣＰＵ４１３が実
メモリ４０７又は制御メモリ４０８をアクセスするため
にＣＰＵバス４０２をアクセスする動作は、独立にかつ
並行して行うことができる。この結果、メッセージ通信
装置３０３全体のスループットを向上させることができ
る。

【０１０５】一方、第１のケースとして、前述したよう
に、プロセッサ３０４とメッセージ通信装置３０３間の
メッセージデータの転送動作開始時に、ＣＰＵ４１３
は、ＣＰＵバス４０２からバス結合部４１１を越えて外
部バス４０１を介して、例えば#0のプロセッサバスイン
タフェース４１２を起動すると共に、そのインタフェー
ス４１２に対してプロセッサ用受信バッファキュー又は
プロセッサ用送信待ちバッファキューの先頭アドレスを
通知する。

【０１０６】また、第２のケースとして、前述したよう
に、送信元におけるプロセッサ３０４からメッセージ通
信装置３０３へのメッセージデータの転送中に、プロセ
ッサバスインタフェース４１２は、プロセッサ用受信バ
ッファキューに接続される空きバッファがなくなると、
自動的に停止し、外部バス４０１からバス結合部４１１
を越えてＣＰＵバス４０２を介して、その旨をＣＰＵ４
１３に通知する。

【０１０７】上述のような場合には、バス結合部４１１
が外部バス４０１とＣＰＵバス４０２を接続し、一方の
バスから他方のバスをアクセスできるように動作する。
この場合に、他方のバスへのアクセスが発生した時点に
おいて他方のバスのバスサイクルが実行されている場合
には、バスアクセスの競合を調停する必要がある。その
調停制御は、#0のプロセッサバスインタフェース４１
２、ＣＰＵバスアービタ４１４、及びＩ／Ｏコントロー
ラ４１５が、以下に示されるような動作を実行すること
により実現される。ＣＰＵ４１３が外部バス４０１をアクセスする場合 まず、前述した第１のケースの、ＣＰＵ４１３が#0のプ
ロセッサバスインタフェース４１２を起動する場合のよ
うに、ＣＰＵ４１３が外部バス４０１をアクセスする場
合について説明する。

【０１０８】この場合、ＣＰＵ４１３は、外部バス４０
１をアクセスするようなアドレスをＣＰＵバス４０２に
対して指定する。ＣＰＵバス４０２に接続されるＩ／Ｏ
コントローラ４１５は、ＣＰＵ４１３がＣＰＵバス４０
２に対して指定するアドレスを監視しており、ＣＰＵ４
１３が外部バス４０１をアクセスするアドレスをＣＰＵ
バス４０２に対して指定した場合に、制御線４２２を介
して#0のプロセッサバスインタフェース４１２に、外部
バスアクセス要求を出力する。

【０１０９】このアクセス要求に対して、外部バス４０
１に接続される#0のプロセッサバスインタフェース４１
２は、#0及び#1のプロセッサバスインタフェース４１２
が両方とも外部バス４０１をアクセスしていない時には
即座に外部バス４０１を開放し、また、#0又は#1のプロ
セッサバスインタフェース４１２の何れかが外部バス４
０１をアクセスしている時にはそのアクセスの終了を待
って外部バス４０１を開放する。その後、#0のプロセッ
サバスインタフェース４１２は、制御線４２０を介して
バス結合部４１１を制御し、外部バス４０１とＣＰＵバ
ス４０２を接続させる。この結果、ＣＰＵ４１３は、適
当なタイミングをとった後に、外部バス４０１をアクセ
ス可能となる。

【０１１０】#0のプロセッサバスインタフェース４１２
は、ＣＰＵ４１３による外部バス４０１へのアクセスが
終了すると、再び外部バス４０１を確保する。また、#0
のプロセッサバスインタフェース４１２は、ＣＰＵ４１
３による外部バス４０１へのアクセスが終了すると、制
御線４２０を介してバス結合部４１１を制御し、外部バ
ス４０１とＣＰＵバス４０２を切り離させる。ＣＰＵ４１３が外部バス４０１をアクセスする場合の具
体例 上述のＣＰＵ４１３が外部バス４０１をアクセスする場
合の具体的なタイミングの例について、図６のタイミン
グチャートを使用して説明する。なお、図６において、
斜線が付された期間は、信号のなまり又はバス遅延など
に基づいて信号の変化が変動し得る範囲である。また、
図６(d) 〜(h) に示される各信号は、ローレベルになっ
たときにアクティブになるものとする。

【０１１１】図６(a) はシステムクロックＣＬＫ（φ
１、φ２）であり、図６(b) はＣＬＫに基づいて生成さ
れるバスクロックＢＣＬＫである。バスアクセス制御の
ための各制御信号はこれらのクロックＣＬＫ又はＢＣＬ
Ｋに同期して出力される。

【０１１２】ＣＰＵ４１３は、ＣＰＵバス４０２をアク
セスする場合、まず、図６(d) に示されるように、ＣＰ
Ｕバス４０２において、それが有効となることを示す信
号BS- をアクティブにする。これに同期して、ＣＰＵバ
ス４０２の状態が、図６(c)に示されるタイミングで確
定する。

【０１１３】ＣＰＵバス４０２の状態が確定すると、Ｃ
ＰＵ４１３は、図６(e) に示されるように、アドレスバ
スの有効期間を表示するためのアドレスストローブ信号
AS-をアクティブにし、続いて、図６(f) に示されるよ
うに、データバスを有効であることを示すと共にバスサ
イクルの期間を示すためのデータストローブ信号DS-を
アクティブにする。

【０１１４】ここで、ＣＰＵ４１３が、外部バス４０１
をアクセスするようなアドレスをＣＰＵバス４０２に対
して指定した場合、Ｉ／Ｏコントローラ４１５は、制御
線４２２を介して#0のプロセッサバスインタフェース４
１２に出力する外部バスアクセス要求を、図６(g) に示
されるようにアクティブにする。

【０１１５】このアクセス要求に対して、外部バス４０
１に接続される#0のプロセッサバスインタフェース４１
２は、#0及び#1のプロセッサバスインタフェース４１２
が両方とも外部バス４０１をアクセスしていない時に
は、外部バス４０１を開放し、また、バス結合部４１１
に対して制御線４２０を介して出力するバッファ接続制
御のための信号を、図６(h) に示されるようにアクティ
ブにし、外部バス４０１とＣＰＵバス４０２を接続させ
る。

【０１１６】これに同期して、外部バス４０１の状態
が、図６(i) に示されるタイミングで確定し、ＣＰＵ４
１３は、適当なタイミングをとった後に、外部バス４０
１をアクセス可能となる。

【０１１７】ここで、図６の例では、図６(i) に示され
るように外部バス４０１の状態が確定した時点において
は、ＣＰＵバス４０２に接続される外部バス４０１上の
アドレスストローブ信号AS- は既にインアクティグの状
態に戻ってしまっているため、プロセッサバスインタフ
ェース４１２はアクティブな状態のアドレスストローブ
信号AS- を判別することができない。そこで、プロセッ
サバスインタフェース４１２は、図６(f) に示されるよ
うにアクティブとなっているデータストローブ信号DS-
に基づいてバスサイクルを実行する。

【０１１８】或いは、制御線４２０上のバッファ接続制
御のための信号がアクティブになる直前に、外部バス４
０１上のアドレスストローブ信号AS- をバス仕様に基づ
いて一定期間アクティブにするような回路を設け、プロ
セッサバス１０５は、通常の動作時と同様に外部バス４
０１上のアクティブとなっているアドレスストローブ信
号AS- に基づいてバスサイクルを実行するようにしても
よい。

【０１１９】なお、Ｉ／Ｏコントローラ４１５からの外
部バスアクセス要求に対して、外部バス４０１に接続さ
れる#0又は#1のプロセッサバスインタフェース４１２が
外部バス４０１をアクセスしている時には、そのアクセ
ス終了を待ってから外部バス４０１を開放しバス結合部
４１１を制御するため、バッファ接続制御のための信号
がアクティブとなり外部バス４０１の状態が確定するタ
イミングは、図６(h),(i) のタイミングより遅れる。プロセッサバスインタフェース４１２がＣＰＵバス４０
２をアクセスする場合 次に、前述した第２のケースの、#0又は#1のプロセッサ
バスインタフェース４１２がＣＰＵ４１３に通知を行う
場合のように、プロセッサバスインタフェース４１２が
ＣＰＵバス４０２をアクセスする場合について説明す
る。

【０１２０】まず、#0のプロセッサバスインタフェース
４１２がＣＰＵバス４０２をアクセスする場合であって
ＣＰＵバスアービタ４１４から外部バスアクセス要求が
入力していないときには、#0のプロセッサバスインタフ
ェース４１２はＣＰＵバスアービタ４１４に対して制御
線４２１を介してＣＰＵバスアクセス要求（バスグラン
ト要求）を出力する。また、#1のプロセッサバスインタ
フェース４１２がＣＰＵバス４０２をアクセスする場合
であってＣＰＵバスアービタ４１４から外部バスアクセ
ス要求が入力していないときには、まず、#1のプロセッ
サバスインタフェース４１２が制御線４１９を介して#0
のプロセッサバスインタフェース４１２にＣＰＵバスア
クセス要求を出力し、これに基づいて#0のプロセッサバ
スインタフェース４１２がＣＰＵバスアービタ４１４に
対して制御線４２１を介してＣＰＵバスアクセス要求を
出力する。

【０１２１】ＣＰＵバスアービタ４１４は、ＣＰＵバス
アクセス要求を受け取った場合、ＣＰＵ４１３に対して
制御線４２３を介してバス使用要求（バスグラント要
求）を出力する。ＣＰＵ４１３は、自分がＣＰＵバス４
０２をアクセスしていないとき又は自分がＣＰＵバス４
０２へのアクセスを終了したときに、ＣＰＵバス４０２
を開放し、ＣＰＵバスアービタ４１４に制御線４２３を
介してバス使用許可（バスグラントアクノリッジ）を出
力する。ＣＰＵバスアービタ４１４は、このバス使用許
可を受け取ると、それに基づいてＣＰＵバスアクセス許
可（バスグラントアクノリッジ）を制御線４２１を介し
て#0のプロセッサバスインタフェース４１２に返す。

【０１２２】#0のプロセッサバスインタフェース４１２
は、上述のＣＰＵバスアクセス許可を受け取ると、制御
線４２０を介してバス結合部４１１を制御し、外部バス
４０１とＣＰＵバス４０２を接続させる。

【０１２３】その後、#0のプロセッサバスインタフェー
ス４１２は、自分自身がＣＰＵバス４０２をアクセスす
る場合には、ＣＰＵバス４０２をアクセスするアドレス
を外部バス４０１に対して指定する。また、#0のプロセ
ッサバスインタフェース４１２は、#1のプロセッサバス
インタフェース４１２がＣＰＵバス４０２をアクセスす
る場合には、#1のプロセッサバスインタフェース４１２
に対して制御線４１９を介してバスアクセス許可を出力
する。この結果、#1のプロセッサバスインタフェース４
１２は、ＣＰＵバス４０２をアクセスするアドレスを外
部バス４０１に対して指定する。

【０１２４】#0のプロセッサバスインタフェース４１２
は、自分自身又は#1のプロセッサバスインタフェース４
１２がＣＰＵバス４０２に対するアクセスを終了した場
合に、制御線４２０を介してバス結合部４１１を制御
し、外部バス４０１とＣＰＵバス４０２を切り離させ
る。プロセッサバスインタフェース４１２がＣＰＵバス４０
２をアクセスする場合の具体例 上述のプロセッサバスインタフェース４１２がＣＰＵバ
ス４０２をアクセスする場合の具体的なタイミングの例
について、図７のタイミングチャートを使用して説明す
る。なお、図７で、斜線が付された期間は、信号のなま
り又はバス遅延などに基づいて信号の変化が変動し得る
範囲である。また、図７(c) 〜(e) に示される各信号
は、ローレベルになったときにアクティブになるものと
する。

【０１２５】図７(a) はシステムクロックＣＬＫ（φ
１、φ２）であり、図７(b) はＣＬＫに基づいて生成さ
れるバスクロックＢＣＬＫである。バスアクセス制御の
ための各制御信号はこれらのクロックＣＬＫ又はＢＣＬ
Ｋに同期して出力される。

【０１２６】#0又は#1のプロセッサバスインタフェース
４１２がＣＰＵバス４０２をアクセスする場合、#0のプ
ロセッサバスインタフェース４１２は、制御線４２１を
介してＣＰＵバスアービタ４１４に対して出力するＣＰ
Ｕバスアクセス要求を、図６(c) に示されるようにアク
ティブにする。

【０１２７】ＣＰＵバスアービタ４１４は、ＣＰＵバス
アクセス要求を受け取った場合に、ＣＰＵ４１３に対し
て制御線４２３を介してバス使用要求を出力し、ＣＰＵ
４１３から制御線４２３を介してバス使用許可を受け取
り、それに基づいて制御線４２１を介して#0のプロセッ
サバスインタフェース４１２に返すＣＰＵバスアクセス
許可を、図６(d) に示されるようにアクティブにする。

【０１２８】#0のプロセッサバスインタフェース４１２
は、上述のＣＰＵバスアクセス許可を受け取ると、バス
結合部４１１に対して制御線４２０を介して出力するバ
ッファ接続制御のための信号を、図６(e) に示されるよ
うにアクティブにし、外部バス４０１とＣＰＵバス４０
２を接続させる。

【０１２９】これに同期して、外部バス４０１の状態
が、図６(f) に示されるタイミングで確定し、#0又は#1
のプロセッサバスインタフェース４１２は、外部バス４
０１をアクセス可能となる。 ＜第２の実施例の構成及び動作＞図８は、本発明の第２
の実施例の構成図である。

【０１３０】前述した第１の実施例における図４のメッ
セージ通信装置１０３においては、外部バス４０１に接
続される#0のプロセッサバスインタフェース４１２は、
外部バス４０１とＣＰＵバス４０２の間の競合の調停機
能を有すると共にバス結合部４１１の制御機能を有する
専用回路として実現される。このような専用回路を用い
ることにより、一方のバスに汎用のＣＰＵが接続される
ような２つのバスの間の相互アクセスを可能としてい
る。

【０１３１】これに対して、図８に示される第２の実施
例では、２つのバスの両方に汎用のＣＰＵが接続される
場合に、２つのバス間の相互アクセスを可能とする構成
が示されている。

【０１３２】図８で、#1と#2のバス８０１は、バス結合
部８０２によって接続される。#1のバス８０１には#1の
ＣＰＵ８０３と#1のバスアービタ８０４が接続され、#2
のバス８０１には#2のＣＰＵ８０３と#2のバスアービタ
８０４が接続される。#1と#2のバスアービタ８０４は、
制御線８０８により相互に接続され、またそれぞれ、#1
及び#2の制御線８０９によりバス結合部８０２の開閉制
御を行う。

【０１３３】#1と#2のバスアービタ８０４には、#1と#2
の制御線８１１を介してバス間アクセス競合調停部８１
０が接続される。#1と#2のＣＰＵ８０３は、それぞれ#1
と#2のバス８０１に接続されるメモリコントローラ８０
５を介して、#1と#2のメモリ８０６のいずれをもアクセ
ス可能である。

【０１３４】今、通常は、バス結合部８０２は#1と#2の
バス８０１を接続しておらず、#1のＣＰＵ８０３がメモ
リコントローラ８０５を介して#1（又は#2）のメモリ８
０６をアクセスする動作と、#2のＣＰＵ８０３がメモリ
コントローラ８０５を介して#2（又は#1）のメモリ８０
６をアクセスする動作は、独立にかつ並行して行うこと
ができる。この結果、システム全体のスループットを向
上させることができる。

【０１３５】一方、例えば#1のＣＰＵ８０３が、#2のＣ
ＰＵ８０３と通信を行うために、#2のバス８０１をアク
セスする場合には、次のような制御動作が実行される。
まず、#1のバスアービタ８０４は、#1のＣＰＵ８０３が
#1のバス８０１に対して指定するアドレスを監視してお
り、#1のＣＰＵ８０３が#2のバス８０１をアクセスする
アドレスを#1のバス８０１に対して指定した場合に、#2
のバスアービタ８０４に対して制御線８０８を介して#2
のバス８０１のアクセス要求を出力する。

【０１３６】#2のバスアービタ８０４は、自分が#1のバ
ス８０１のアクセス要求を出力していない時に上述の#2
のバス８０１のアクセス要求を受信すると、#2のＣＰＵ
８０３に対して#2の制御線８０７を介してバス使用要求
を出力する。

【０１３７】この結果、#2のＣＰＵ８０３は、上述のバ
ス使用要求を受信した時又はその受信の後であって#2の
バス８０１へのアクセスを終了した時に#2のバス８０１
を開放し、バス使用許可を#2のバスアービタ８０４に#2
の制御線８０７を介して出力する。

【０１３８】#2のバスアービタ８０４は、上述のバス使
用許可を受け取ると、それに基づいて#2の制御線８０９
を介してバス結合部８０２を制御し、#1と#2のバス８０
１を接続させる。

【０１３９】この結果、#1のＣＰＵ８０３は、適当なタ
イミングをとった後に、#1のバス８０１を介して#2のバ
ス８０１をアクセス可能となる。#2のバスアービタ８０
４は、#1のＣＰＵ８０３による#2のバス８０１へのアク
セスが終了した場合に、#2の制御線８０９を介してバス
結合部８０２を制御し、#1と#2のバス８０１を切り離さ
せる。

【０１４０】#2のＣＰＵ８０３は、#1のＣＰＵ８０３に
よる#2のバス８０１へのアクセスが終了した場合に#2の
バス８０１を確保する。以上のアクセス制御動作は、例
えば#2のＣＰＵ８０３が、#1のＣＰＵ８０３と通信を行
うために、#1のバス８０１をアクセスする場合にも同様
に適用され、この場合には、#1のＣＰＵ８０３と#2のＣ
ＰＵ８０３及び#1のバスアービタ８０４と#2のバスアー
ビタ８０４の動作関係が、上述した動作関係と逆にな
る。

【０１４１】次に、#1のバスアービタ８０４から#2のバ
ス８０１のアクセス要求が出力されるのと#2のバスアー
ビタ８０４から#1のバス８０１のアクセス要求が出力さ
れるのが同時であった場合には、次のような競合の調停
制御が実行される。

【０１４２】まず、バス間アクセス競合調停部８１０
は、#1の制御線８１１を介して#1のバスアービタ８０４
から#2のバス８０１のアクセス要求が出力されたことを
検出すると同時に、#2の制御線８１１を介して#2のバス
アービタ８０４から#1のバス８０１のアクセス要求が出
力されたことを検出した場合に、所定の競合調停アルゴ
リズムに従って競合調停を行う。

【０１４３】そして、バス間アクセス競合調停部８１０
は、#1のバスアービタ８０４から出力されている#2のバ
ス８０１のアクセス要求を優先する場合には、#2のバス
アービタ８０４に#2の制御線８１１を介してアクセス要
求取下げ信号を出力する。

【０１４４】この結果、#2のバスアービタ８０４は、上
述のアクセス要求取下げ信号に応じて、#2のＣＰＵ８０
３に#2の制御線８０７を介してバスアクセス中止信号を
出力すると共に、#1のバス８０１のアクセス要求を取り
下げる。

【０１４５】#2のＣＰＵ８０３は、上述のバスアクセス
中止信号に基づいて#2のバス８０１を介した#1のバス８
０１へのアクセスを中止し、その後、#2のバス８０１を
開放し、バス使用許可を#2のバスアービタ８０４に#2の
制御線８０７を介して出力する。

【０１４６】#2のバスアービタ８０４は、上述のバス使
用許可を受け取ると、それに基づいて#2の制御線８０９
を介してバス結合部８０２を制御し、#1と#2のバス８０
１を接続させる。

【０１４７】この結果、#1のＣＰＵ８０３は、適当なタ
イミングをとった後に、#1のバス８０１を介して#2のバ
ス８０１をアクセス可能となる。#2のバスアービタ８０
４は、#1のＣＰＵ８０３による#2のバス８０１へのアク
セスが終了した場合に、#2の制御線８０９を介してバス
結合部８０２を制御し、#1と#2のバス８０１を切り離さ
せると共に、#2のＣＰＵ８０３に#2の制御線８０７を介
してリトライ信号を出力する。

【０１４８】#2のＣＰＵ８０３は、上述のリトライ信号
に応じて、中止した#2のバス８０１を介した#1のバス８
０１へのアクセスを再開する。一方、バス間アクセス競
合調停部８１０は、#2のバスアービタ８０４から出力さ
れている#1のバス８０１のアクセス要求を優先する場合
には、#1のバスアービタ８０４に#1の制御線８１１を介
してアクセス要求取下げ信号を出力する。

【０１４９】この結果、#1のバスアービタ８０４は、上
述のアクセス要求取下げ信号に応じて、#1のＣＰＵ８０
３に#1の制御線８０７を介してバスアクセス中止信号を
出力すると共に、#2のバス８０１のアクセス要求を取り
下げる。

【０１５０】#1のＣＰＵ８０３は、上述のバスアクセス
中止信号に基づいて#1のバス８０１を介した#2のバス８
０１へのアクセスを中止し、その後、#1のバス８０１を
開放し、バス使用許可を#1のバスアービタ８０４に#1の
制御線８０７を介して出力する。

【０１５１】#1のバスアービタ８０４は、上述のバス使
用許可を受け取ると、それに基づいて#1の制御線８０９
を介してバス結合部８０２を制御し、#2と#1のバス８０
１を接続させる。

【０１５２】この結果、#2のＣＰＵ８０３は、適当なタ
イミングをとった後に、#2のバス８０１を介して#1のバ
ス８０１をアクセス可能となる。#1のバスアービタ８０
４は、#2のＣＰＵ８０３による#1のバス８０１へのアク
セスが終了した場合に、#1の制御線８０９を介してバス
結合部８０２を制御し、#2と#1のバス８０１を切り離さ
せると共に、#1のＣＰＵ８０３に#1の制御線８０７を介
してリトライ信号を出力する。

【０１５３】#1のＣＰＵ８０３は、上述のリトライ信号
に応じて、中止した#1のバス８０１を介した#2のバス８
０１へのアクセスを再開する。上述の第２の実施例で、
例えば#1（又は#2）のバス８０１に#1（又は#2）のＣＰ
Ｕ８０３以外のスレーブＣＰＵなどが接続されている場
合、#1（又は#2）のバスアービタ８０１は、#1（又は#
2）のＣＰＵ８０３とそれ以外のスレーブＣＰＵなどと
の間の競合の調停も行うように構成することが可能であ
る。

【０１５４】

【発明の効果】本発明の第１の態様によれば、通常は、
スイッチ制御手段は、スイッチ手段に複数のバス同士を
接続させておらず、各バスに接続されるバス内アクセス
制御手段は、自バス内に閉じたバスアクセス制御を、独
立にかつ並行して行うことができる。この結果、装置全
体のスループットを向上させることが可能となる。

【０１５５】本発明の第２の態様によれば、第１のバス
に他バスアクセス機能を持たない汎用ＣＰＵなどの第１
のバスマスタ手段が接続され、第２のバスに他バスアク
セス機能を有する第２のバスマスタ手段が接続される構
成において、通常は、第１及び第２のバスのそれぞれに
接続される第１及び第２のバスマスタ手段が、本発明の
第１の態様の場合と同様に、自バス内に閉じたバスアク
セス制御を、独立にかつ並行して行うことができると共
に、第１のバスと第２のバスとの間の相互アクセスが可
能となる。この結果、装置全体のスループットを向上さ
せることが可能となる。

【０１５６】本発明の第３の態様によれば、第１のバス
と第２のバスの双方に、他バスアクセス機能を持たない
汎用ＣＰＵなどの第１のバスマスタ手段と第２のバスマ
スタ手段が接続される構成において、通常は、第１及び
第２のバスのそれぞれに接続される第１及び第２のバス
マスタ手段が、本発明の第１の態様の場合と同様に、自
バス内に閉じたバスアクセス制御を、独立にかつ並行し
て行うことができると共に、第１のバスと第２のバスと
の間の相互アクセスが可能となる。この結果、装置全体
のスループットを向上させることが可能となる。

【０１５７】ここで、バスアクセス要求の対象となった
バスがスイッチ手段によって他のバスと接続された以
後、バスアクセス要求の対象となったバスに接続される
装置は、そのバス上で消滅したアドレスストローブ信号
などの制御信号に対する処理を、そのバス上で消滅して
いないデータストローブ信号などの他の制御信号に基づ
いて行うことが可能となる。

【０１５８】又は、スイッチ制御手段が、スイッチ手段
に２つ以上のバス同士を接続させるときに、接続された
バス上で消滅しているアドレスストローブ信号などの制
御信号を再生するように構成すれば、バスアクセス要求
の対象となったバスに接続される装置は、アドレススト
ーブ信号に対する処理を行うことが可能となる。

【図面の簡単な説明】

【図１】本発明のブロック図（その１）である。

【図２】本発明のブロック図（その２）である。

【図３】本発明の第１の実施例が適用されるネットワー
クの構成図である。

【図４】第１の実施例におけるメッセージ通信装置の構
成図である。

【図５】メッセージ通信の説明図である。

【図６】ＣＰＵが外部バスをアクセスする場合のタイミ
ングチャート例を示した図である。

【図７】プロセッサバスインタフェースがＣＰＵバス２
０２をアクセスする場合のタイミングチャート例を示し
た図である。

【図８】第２の実施例の構成図である。

【符号の説明】

１０１、２０１ 第１のバス １０２、２０２ 第２のバス １０３、２０３ スイッチ手段 １０４、２０８ 第１のバスマスタ手段 １０５、２０４ 第１のバスアクセス要求 １０６ バス開放通知 １０７、２０９ 第２のバスアクセス要求 １０８、２１３ 第２のバスマスタ手段 １０９ バス間アクセス制御手段 ２０５ 第１のバス開放通知 ２０６ 第２のバスアクセス中止信号 ２０７ 第２のバスアクセスリトライ信号 ２１０ 第２のバス開放通知 ２１１ 第１のバスアクセス中止信号 ２１２ 第１のバスアクセスリトライ信号 ２１４ 第２のバスアクセス要求取下げ信
号 ２１５ 第１のバス間アクセス制御手段 ２１６ 第１のバスアクセス要求取下げ信
号 ２１７ 第２のバス間アクセス制御手段 ２１８ バス間アクセス競合調停手段

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数のバスを選択的に接続するスイッチ
   手段と、 各前記バスにそれぞれ対応して設けられ、自バス内に閉
   じたバスアクセス制御を行うバス内アクセス制御手段
   と、 各前記バスにそれぞれ対応して設けられ、自バス以外の
   他バスへ該他バスのバスアクセス要求を出力するバスア
   クセス要求出力手段と、 各前記バスにそれぞれ対応して設けられ、自バス以外の
   前記バスアクセス要求出力手段からの自バスのバスアク
   セス要求に応じて自バスのバスアクセス制御を行うバス
   間アクセス制御手段と、 ２つ以上の前記バスにまたがるバスアクセス時に前記ス
   イッチ手段に該バスアクセスに係る前記バス同士を接続
   させるスイッチ制御手段と、 を有することを特徴とするバス結合方式。
2. 【請求項２】 前記バスアクセス要求の対象となった前
   記バスが前記スイッチ手段によって他の前記バスと接続
   された以後、前記バスアクセス要求の対象となった前記
   バスに接続される装置は、該バス上で消滅した制御信号
   に対する処理を該バス上で消滅していない他の制御信号
   に基づいて行う、 ことを特徴とする請求項１に記載のバス結合方式。
3. 【請求項３】 前記スイッチ制御手段は、前記スイッチ
   手段に２つ以上の前記バス同士を接続させるときに、該
   接続された前記バス上で消滅している制御信号を再生す
   る、 ことを特徴とする請求項１に記載のバス結合方式。
4. 【請求項４】 第１及び第２のバス（１０１、１０２）
   を選択的に接続するスイッチ手段（１０３）と、 前記第１のバス（１０１）に接続され、前記第１のバス
   （１０１）を開放していないときに前記第１のバス（１
   ０１）をアクセスする機能と、前記第１のバス（１０
   １）をアクセスしていない時に外部からの前記第１のバ
   スアクセス要求（１０５）に対して前記第１のバス（１
   ０１）を開放し外部に第１のバス開放通知（１０６）を
   出力する機能と、外部からの前記第１のバス（１０１）
   へのアクセスが終了した場合に前記第１のバス（１０
   １）を確保する機能とを有する第１のバスマスタ手段
   （１０４）と、 前記第２のバス（１０２）に接続され、前記第２のバス
   （１０２）を開放していないときに前記第２のバス（１
   ０２）をアクセスする機能と、前記第２のバス（１０
   ２）をアクセスしていない時に外部からの前記第２のバ
   スアクセス要求（１０７）に対して前記第２のバス（１
   ０２）を開放する機能と、外部からの前記第２のバス
   （１０２）へのアクセスが終了した場合に前記第２のバ
   ス（１０２）を確保する機能と、前記第２のバス（１０
   ２）を開放した場合に前記スイッチ手段（１０３）に前
   記第１のバス（１０１）と前記第２のバス（１０２）を
   接続させる機能と、前記第１のバスマスタ手段（１０
   ４）による前記第２のバス（１０２）へのアクセスが終
   了した場合に前記スイッチ手段（１０３）に前記第１の
   バス（１０１）と前記第２のバス（１０２）を切り離さ
   せる機能と、前記第１のバス（１０１）をアクセスする
   アドレスを前記第２のバス（１０２）に対して指定しよ
   うとする場合であって外部からの前記第２のバスアクセ
   ス要求（１０７）が入力していないときに前記第１のバ
   スアクセス要求（１０５）を前記第１のバスマスタ手段
   （１０４）に出力する機能と、その後、前記第１のバス
   マスタ手段（１０４）からの前記第１のバス開放通知
   （１０６）を待って前記スイッチ手段（１０３）に前記
   第１のバス（１０１）と前記第２のバス（１０２）を接
   続させる機能と、その後、前記第１のバス（１０１）を
   アクセスするアドレスを前記第２のバス（１０２）に対
   して指定する機能と、該アクセスを終了した場合に前記
   スイッチ手段（１０３）に前記第１のバス（１０１）と
   前記第２のバス（１０２）を切り離させる機能とを有す
   る第２のバスマスタ手段（１０８）と、 前記第１のバス（１０１）に接続され、前記第１のバス
   マスタ手段（１０４）が前記第２のバス（１０２）をア
   クセスするアドレスを前記第１のバス（１０１）に対し
   て指定した場合に前記第２のバスマスタ手段（１０８）
   に前記第２のバスアクセス要求（１０７）を出力する機
   能を有するバス間アクセス制御手段（１０９）と、 を有することを特徴とするバス結合方式。
5. 【請求項５】 第１及び第２のバス（２０１、２０２）
   を選択的に接続するスイッチ手段（２０３）と、 前記第１のバス（２０１）に接続され、前記第１のバス
   （２０１）を開放していないときに前記第１のバス（２
   ０１）をアクセスする機能と、前記第１のバス（２０
   １）をアクセスしていない時に外部からの前記第１のバ
   スアクセス要求（２０４）に対し前記第１のバス（２０
   １）を開放し外部に第１のバス開放通知（２０５）を出
   力する機能と、外部からの前記第１のバス（２０１）へ
   のアクセスが終了した場合に前記第１のバス（２０１）
   を確保する機能と、外部からの第２のバスアクセス中止
   信号（２０６）に応じて前記第１のバス（２０１）を介
   した前記第２のバス（２０２）へのアクセスを中止する
   機能と、該中止後に前記第１のバス（２０１）を開放し
   外部に前記第１のバス開放通知（２０５）を通知する機
   能と、該中止後に外部からの第２のバスアクセスリトラ
   イ信号（２０７）に応じて前記中止した前記第１のバス
   （２０１）を介した前記第２のバス（２０２）へのアク
   セスを再開する機能とを有する第１のバスマスタ手段
   （２０８）と、 前記第２のバス（２０２）に接続され、前記第２のバス
   （２０２）を開放していないときに前記第２のバス（２
   ０２）をアクセスする機能と、前記第２のバス（２０
   ２）をアクセスしていない時に外部からの前記第２のバ
   スアクセス要求（２０９）に対し前記第２のバス（２０
   ２）を開放し外部に第２のバス開放通知（２１０）を出
   力する機能と、外部からの前記第２のバス（２０２）へ
   のアクセスが終了した場合に前記第２のバス（２０２）
   を確保する機能と、外部からの第１のバスアクセス中止
   信号（２１１）に応じて前記第２のバス（２０２）を介
   した前記第１のバス（２０１）へのアクセスを中止する
   機能と、該中止後に前記第２のバス（２０２）を開放し
   外部に前記第２のバス開放通知（２１０）を出力する機
   能と、該中止後に外部からの第１のバスアクセスリトラ
   イ信号（２１２）に応じて前記中止した前記第２のバス
   （２０２）を介した前記第１のバス（２０１）へのアク
   セスを再開する機能とを有する第２のバスマスタ手段
   （２１３）と、 前記第１のバスマスタ手段（２０８）が前記第２のバス
   （２０２）をアクセスするアドレスを前記第１のバス
   （２０１）に対し指定した場合に前記第２のバスマスタ
   手段（２１３）に前記第２のバスアクセス要求（２０
   ９）を出力する機能と、外部からの第２のバスアクセス
   要求取下げ信号（２１４）に応じて前記第１のバスマス
   タ手段（２０８）に前記第２のバスアクセス中止信号
   （２０６）を出力すると共に前記第２のバスアクセス要
   求（２０９）を取り下げる機能と、前記第１のバスマス
   タ手段（２０８）からの前記第１のバス開放通知（２０
   ５）に応じて前記スイッチ手段（２０３）に前記第１の
   バス（２０１）と第２のバス（２０２）を接続させる機
   能と、前記第２のバスマスタ手段（２１３）による前記
   第１のバス（２０１）へのアクセスが終了した場合に前
   記スイッチ手段（２０３）に前記第１のバス（２０１）
   と第２のバス（２０２）を切り離させる機能と、前記第
   ２のバスアクセス中止信号（２０６）の出力後に前記第
   ２のバスマスタ手段（２１３）による前記第１のバス
   （２０１）へのアクセスが終了した場合に前記第１のバ
   スマスタ手段（２０８）に前記第２のバスアクセスリト
   ライ信号（２０７）を出力する機能とを有する第１のバ
   ス間アクセス制御手段（２１５）と、 前記第２のバスマスタ手段（２１３）が前記第１のバス
   （２０１）をアクセスするアドレスを前記第２のバス
   （２０２）に対し指定した場合に前記第１のバスマスタ
   手段（２０８）に前記第１のバスアクセス要求（２０
   ４）を出力する機能と、外部からの第１のバスアクセス
   要求取下げ信号（２１６）に応じて前記第２のバスマス
   タ手段（２１３）に前記第１のバスアクセス中止信号
   （２１１）を出力すると共に前記第１のバスアクセス要
   求（２０４）を取り下げる機能と、前記第２のバスマス
   タ手段（２１３）からの前記第２のバス開放通知（２１
   ０）に応じて前記スイッチ手段（２０３）に前記第１の
   バス（２０１）と第２のバス（２０２）を接続させる機
   能と、前記第１のバスマスタ手段（２０８）による前記
   第２のバス（２０２）へのアクセスが終了した場合に前
   記スイッチ手段（２０３）に前記第１のバス（２０１）
   と第２のバス（２０２）を切り離させる機能と、前記第
   １のバスアクセス中止信号（２１１）の出力後に前記第
   １のバスマスタ手段（２０８）による前記第２のバス
   （２０２）へのアクセスが終了した場合に前記第２のバ
   スマスタ手段（２１３）に前記第１のバスアクセスリト
   ライ信号（２１２）を出力する機能とを有する第２のバ
   ス間アクセス制御手段（２１７）と、 前記第１のバス間アクセス制御手段（２１５）から前記
   第２のバスアクセス要求（２０９）が出力されかつ前記
   第２のバス間アクセス制御手段（２１７）から前記第１
   のバスアクセス要求（２０４）が出力されている場合
   に、前記第１のバスアクセス要求（２０４）を優先する
   場合には前記第２のバス間アクセス制御手段（２１７）
   に前記第１のバスアクセス要求取下げ信号（２１６）を
   出力する機能と、前記第２のバスアクセス要求（２０
   ９）を優先する場合には前記第１のバス間アクセス制御
   手段（２１５）に前記第２のバスアクセス要求取下げ信
   号（２１４）を出力する機能とを有するバス間アクセス
   競合調停手段（２１８）と、 ことを特徴とする請求項２又は３の何れか１項に記載の
   バス結合方式。
6. 【請求項６】 前記第１のバスに前記第１のバスマスタ
   以外の他のバスマスタ手段が接続されている場合に、前
   記第１のバスマスタ手段と前記第１のバスに接続されて
   いる前記他のバスマスタ手段との間の競合の調停を行う
   第１のバス内アクセス競合調停手段と、 前記第２のバスに前記第２のバスマスタ以外の他のバス
   マスタ手段が接続されている場合に、前記第２のバスマ
   スタ手段と前記第２のバスに接続されている前記他のバ
   スマスタ手段との間の競合の調停を行う第２のバス内ア
   クセス競合調停手段と、 を更に有することを特徴とする請求項４又は５の何れか
   １項に記載のバス結合方式。
7. 【請求項７】 前記第１又は第２のバスアクセス要求の
   対象となった前記第１又は第２のバスが前記スイッチ手
   段によって他の前記第２又は第１のバスと接続された以
   後、前記第１又は第２のバスアクセス要求の対象となっ
   た前記第１又は第２のバスに接続される装置は、該第１
   又は第２のバス上で消滅した制御信号に対する処理を該
   第１又は第２のバス上で消滅していない他の制御信号に
   基づいて行う、 ことを特徴とする請求項４乃至６の何れか１項に記載の
   バス結合方式。
8. 【請求項８】 前記スイッチ制御手段は、前記スイッチ
   手段に２つ以上の前記第１及び第２のバスを接続させる
   ときに、該接続された前記第１及び第２のバス上で消滅
   している制御信号を再生する、 ことを特徴とする請求項４乃至６の何れか１項に記載の
   バス結合方式。