JPH0644165B2 - 電子複写機制御装置 - Google Patents
電子複写機制御装置Info
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- JPH0644165B2 JPH0644165B2 JP59167864A JP16786484A JPH0644165B2 JP H0644165 B2 JPH0644165 B2 JP H0644165B2 JP 59167864 A JP59167864 A JP 59167864A JP 16786484 A JP16786484 A JP 16786484A JP H0644165 B2 JPH0644165 B2 JP H0644165B2
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- 238000001514 detection method Methods 0.000 description 25
- 230000005540 biological transmission Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000002457 bidirectional effect Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03G—ELECTROGRAPHY; ELECTROPHOTOGRAPHY; MAGNETOGRAPHY
- G03G15/00—Apparatus for electrographic processes using a charge pattern
- G03G15/50—Machine control of apparatus for electrographic processes using a charge pattern, e.g. regulating differents parts of the machine, multimode copiers, microprocessor control
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Control Or Security For Electrophotography (AREA)
- Selective Calling Equipment (AREA)
Description
【発明の詳細な説明】 （利用分野） 本発明は、電子複写機制御装置に関するものであり、特
に、少ない本数の信号ワイヤを用いて、複数の入出力機
器と制御部との間で情報の授受を行なうようにした電子
複写機制御装置に関するものである。
に、少ない本数の信号ワイヤを用いて、複数の入出力機
器と制御部との間で情報の授受を行なうようにした電子
複写機制御装置に関するものである。
（従来技術） 電子複写機を初めとする各種機器では、その多機種化、
高性能化に伴なって、種々の電気、電子部品が入出力機
器として多用される様になってきた。
高性能化に伴なって、種々の電気、電子部品が入出力機
器として多用される様になってきた。
その一例の概略を第２図に示す。
中央制御装置３０は、極めて普通に知られている汎用の
ものでよく、例えば、制御のための各種演算を実行する
ＣＰＵ３１、主として制御プログラムなどを記憶するＲ
ＯＭ３２、主としてデータや途中の演算結果などを記憶
するＲＡＭ３３、前記３者の間の情報伝達のための共通
バス３４、および前記共通バス３４に接続された入出力
インターフェイス３６より構成される。
ものでよく、例えば、制御のための各種演算を実行する
ＣＰＵ３１、主として制御プログラムなどを記憶するＲ
ＯＭ３２、主としてデータや途中の演算結果などを記憶
するＲＡＭ３３、前記３者の間の情報伝達のための共通
バス３４、および前記共通バス３４に接続された入出力
インターフェイス３６より構成される。
また、前記入出力インターフェイス３６には、クラッチ
やソレノイド、リレーなどの各種出力機器または負荷１
０、ならびにマイクロスイッチなどの各種検知センサま
たは入力機器１１が接続される。
やソレノイド、リレーなどの各種出力機器または負荷１
０、ならびにマイクロスイッチなどの各種検知センサま
たは入力機器１１が接続される。
前記負荷１０や検知センサ１１は、いうまでもなく、被
制御装置である電子複写機に装備されているものであ
る。
制御装置である電子複写機に装備されているものであ
る。
（発明が解決しようとする問題点） 第２図からも分るように、負荷１０や検知センサ１１
は、それぞれ単独のワイヤ配線対によって入出力インタ
ーフェイス３６と接続される。また、被制御装置が多機
種化、高性能化されれば、負荷１０や検知センサ１１の
個数も増えてくる。
は、それぞれ単独のワイヤ配線対によって入出力インタ
ーフェイス３６と接続される。また、被制御装置が多機
種化、高性能化されれば、負荷１０や検知センサ１１の
個数も増えてくる。
このため、これら部品が検知した情報（例えば、マイク
ロスイッチや各種センサが検知したデータ）をマイコン
などの制御部へ伝送したり、あるいはその逆に、前記制
御部で得られた制御信号を各種出力機器へ伝達するため
のワイヤ本数や配線の長さも当然に増加してくる。
ロスイッチや各種センサが検知したデータ）をマイコン
などの制御部へ伝送したり、あるいはその逆に、前記制
御部で得られた制御信号を各種出力機器へ伝達するため
のワイヤ本数や配線の長さも当然に増加してくる。
その結果、装置全体としてのコストが押し上げられるば
かりではなく、全体の信頼性や保守性の低下をもたらす
という問題点を有していた。
かりではなく、全体の信頼性や保守性の低下をもたらす
という問題点を有していた。
本発明は、前述の問題点を解決するためになされたもの
である。
である。
（問題点を解決するための手段および作用） 前記の問題点を解決するために、本発明は、マイコンな
どの中央制御装置にその一端が接続されたアドレス／デ
ータバスを、電子複写機内に分散配置された各入出力機
器の近傍を通るように配線しておき、各入出力機器と制
御部間のデータ・信号の授受は時分割式に実行するよう
にすると共に、制御部から送られてきたデータをデコー
ドして、該デコード出力で複数の検知センサが接続され
た入力インターフェイスを制御することにより、多数の
検知センサから検知信号を受け取ることができるように
した点にある。
どの中央制御装置にその一端が接続されたアドレス／デ
ータバスを、電子複写機内に分散配置された各入出力機
器の近傍を通るように配線しておき、各入出力機器と制
御部間のデータ・信号の授受は時分割式に実行するよう
にすると共に、制御部から送られてきたデータをデコー
ドして、該デコード出力で複数の検知センサが接続され
た入力インターフェイスを制御することにより、多数の
検知センサから検知信号を受け取ることができるように
した点にある。
（実施例） 以下に、図面を参照して、本発明を詳細に説明する。
第３図は本発明の一実施例の概略ブロック図である。な
お、図において、第２図と同一の符号は、同一または同
等部分をあらわしている。
お、図において、第２図と同一の符号は、同一または同
等部分をあらわしている。
アドレス／データバス３８の一端は、双方向バスバッフ
ァ３７を介して、中央制御装置３０内の共通バス３４と
接続される。前記アドレス／データバス３８は、電子複
写機内に分散配置された各入出力機器（例えば、負荷１
０や検知センサ１１など）の近傍を通るように配線され
ている。
ァ３７を介して、中央制御装置３０内の共通バス３４と
接続される。前記アドレス／データバス３８は、電子複
写機内に分散配置された各入出力機器（例えば、負荷１
０や検知センサ１１など）の近傍を通るように配線され
ている。
そして、アドレス／データバス３８からは、それぞれが
デコード回路１８および入出力インターフェイス１９よ
りなるブランチＢ１，Ｂ２……Ｂ（ｎ−１），Ｂ（ｎ）
が分岐されており、前記入出力インターフェイス１９
に、検知センサ１１や負荷１０などが接続される。
デコード回路１８および入出力インターフェイス１９よ
りなるブランチＢ１，Ｂ２……Ｂ（ｎ−１），Ｂ（ｎ）
が分岐されており、前記入出力インターフェイス１９
に、検知センサ１１や負荷１０などが接続される。
第３図において、アドレス／データバス３８は、例えば
１２本の信号線より構成されることができ、その機能分
担は次のように指定される。
１２本の信号線より構成されることができ、その機能分
担は次のように指定される。
信号線Ｎｏ．０〜７…ブランチ選択アドレス、負荷のオ
ン、オフ制御データ、及びセンサによる検知情報の伝送 信号線Ｎｏ．８，９…モード指示（または指定）信号
ａ，ｂの伝送 信号線Ｎｏ．１０…ストローブ信号ｃの伝送 信号線Ｎｏ．１１…リセット信号の伝送 第１図は、第３図のデコード回路１８および入出力イン
ターフェイス１９の詳細ブロック図である。
ン、オフ制御データ、及びセンサによる検知情報の伝送 信号線Ｎｏ．８，９…モード指示（または指定）信号
ａ，ｂの伝送 信号線Ｎｏ．１０…ストローブ信号ｃの伝送 信号線Ｎｏ．１１…リセット信号の伝送 第１図は、第３図のデコード回路１８および入出力イン
ターフェイス１９の詳細ブロック図である。
バスバッファ・ドライバ２０は、アドレス／データバス
３８上を伝送されてきたデータをアドレス検出回路２
３、ｉ／ｏプログラムメモリ２６、および出力ラッチ２
７に伝送する。
３８上を伝送されてきたデータをアドレス検出回路２
３、ｉ／ｏプログラムメモリ２６、および出力ラッチ２
７に伝送する。
インターフェイス２１は、モード指示信号ａ，ｂおよび
ストローブ信号ｃをデコーダ２４に供給し、また、イン
ターフェイス２２は、リセット信号を制御回路２５、ｉ
／ｏプログラムメモリ２６に供給する。
ストローブ信号ｃをデコーダ２４に供給し、また、イン
ターフェイス２２は、リセット信号を制御回路２５、ｉ
／ｏプログラムメモリ２６に供給する。
アドレス検出回路２３は、バスバッファ・ドライバ２０
を介してバス３８Ｗ上に伝送されたアドレスが、自己ア
ドレス発生器２９で発生される自己のアドレス２３Ａと
一致しているか否かを判別し、一致しているときはアド
レス一致信号２３Ｂを出力する。
を介してバス３８Ｗ上に伝送されたアドレスが、自己ア
ドレス発生器２９で発生される自己のアドレス２３Ａと
一致しているか否かを判別し、一致しているときはアド
レス一致信号２３Ｂを出力する。
デコーダ２４は、モード指示信号ａ，ｂに基づいて、当
該入出力機器または端子の作動モードを判定し、制御信
号２４Ａ（読出しデータ送出），２４Ｂ（書込みデータ
読込）および２４Ｃ（プログラム書込）を発生する。
該入出力機器または端子の作動モードを判定し、制御信
号２４Ａ（読出しデータ送出），２４Ｂ（書込みデータ
読込）および２４Ｃ（プログラム書込）を発生する。
制御回路２５は、アドレス一致信号２３Ｂが発生されて
いる時にデコーダ２４の動作を制御する。
いる時にデコーダ２４の動作を制御する。
ｉ／ｏプログラムメモリ２６は、プログラム書込信号２
４Ｃの制御の下に、バス３８Ｗから伝送されるプログラ
ムを記憶する。
４Ｃの制御の下に、バス３８Ｗから伝送されるプログラ
ムを記憶する。
出力ラッチ２７は、書込みデータ読込信号２４Ｂの制御
の下に、バス３８Ｗから伝送されるデータを記憶する。
バッファ２８は、ｉ／ｏプログラムメモリ２６に記憶さ
れたプログラム（当該端子が入力であるか出力であるか
を決定する）にしたがって、必要な場合には、出力ラッ
チ２７のデータを、出力インターフェイス３９を介して
負荷１０、入力インターフェイス選択用デコーダ４２な
どへ出力する。
の下に、バス３８Ｗから伝送されるデータを記憶する。
バッファ２８は、ｉ／ｏプログラムメモリ２６に記憶さ
れたプログラム（当該端子が入力であるか出力であるか
を決定する）にしたがって、必要な場合には、出力ラッ
チ２７のデータを、出力インターフェイス３９を介して
負荷１０、入力インターフェイス選択用デコーダ４２な
どへ出力する。
出力インターフェイス３９は負荷１０にデータを送出す
ると共に、入力インターフェイス選択用デコーダ４２の
入力端子ａ，ｂへ、入力インターフェイス４１ａ，４１
ｂ，……を選択するためのデータを送出する。このデー
タの送出は書込みデータ読込信号２４Ｂの制御の下に行
なわれる。
ると共に、入力インターフェイス選択用デコーダ４２の
入力端子ａ，ｂへ、入力インターフェイス４１ａ，４１
ｂ，……を選択するためのデータを送出する。このデー
タの送出は書込みデータ読込信号２４Ｂの制御の下に行
なわれる。
入力インターフェイス選択用デコーダ４２は読出しデー
タ送出信号２４Ａによってイネーブルになされた時に動
作し、その出力端子Ａ，Ｂ，ＣおよびＤに第１表の真理
値表に従った信号を送出する。
タ送出信号２４Ａによってイネーブルになされた時に動
作し、その出力端子Ａ，Ｂ，ＣおよびＤに第１表の真理
値表に従った信号を送出する。
入力インターフェイス４１ａ，４１ｂ，……のそれぞれ
には、最大で８個の検知センサが接続でき、上記入力イ
ンターフェイス４１ａ，４１ｂ，……のいずれか一個が
オンになると、並列的に該８個の検知センサから検知信
号が読み出される。この検知信号はバス３８Ｒを通って
アドレス／データバス３８上へ送出される。
には、最大で８個の検知センサが接続でき、上記入力イ
ンターフェイス４１ａ，４１ｂ，……のいずれか一個が
オンになると、並列的に該８個の検知センサから検知信
号が読み出される。この検知信号はバス３８Ｒを通って
アドレス／データバス３８上へ送出される。
つぎに、第３図および第１図、ならびに第４図のタイミ
ングチャートを参照して、本発明の実施例の動作を説明
する。
ングチャートを参照して、本発明の実施例の動作を説明
する。
(1)電源が投入されると、リセット信号が、中央制御装
置３０よりアドレス／データバス３８上に送出される。
これによって、第１図の制御回路２５、ｉ／ｏプログラ
ムメモリ２６は全て初期化される。
置３０よりアドレス／データバス３８上に送出される。
これによって、第１図の制御回路２５、ｉ／ｏプログラ
ムメモリ２６は全て初期化される。
なお、ｉ／ｏプログラムメモリ２６の初期化とは、バッ
ファ２８をハイインピーダンス状態、すなわち入力モー
ドにすることを意味している。
ファ２８をハイインピーダンス状態、すなわち入力モー
ドにすることを意味している。
(2)モード指示信号ａ，ｂが共に０で、ストローブ信号
ｃが１の期間中に、アドレス／データバス３８の信号線
Ｎｏ．０〜７上のデータと自己アドレス２３Ａとの排他
的論理和が、アドレス検出回路２３で実行される。
ｃが１の期間中に、アドレス／データバス３８の信号線
Ｎｏ．０〜７上のデータと自己アドレス２３Ａとの排他
的論理和が、アドレス検出回路２３で実行される。
両者が一致すれば、その時にアドレス／データバス３８
上を伝送されるデータは、自己宛のものであると判定す
ることができる。それ故に、アドレス一致信号２３Ｂが
発生され、制御回路２５内に必要期間保持される。
上を伝送されるデータは、自己宛のものであると判定す
ることができる。それ故に、アドレス一致信号２３Ｂが
発生され、制御回路２５内に必要期間保持される。
なお、アドレス／データバス３８の信号線Ｎｏ．０〜７
上のデータと自己アドレス２３Ａとが一致しないとき
は、制御回路２５は何の動作もしない。
上のデータと自己アドレス２３Ａとが一致しないとき
は、制御回路２５は何の動作もしない。
(3)モード指示信号がａ＝０，ｂ＝１であれば、プログ
ラムモードであり、アドレス／データバス３８上には、
この端子の入出力モードを決めるプログラムデータが伝
送されている。
ラムモードであり、アドレス／データバス３８上には、
この端子の入出力モードを決めるプログラムデータが伝
送されている。
したがって、この状態において、さらに、前記(2)の判
定でアドレス一致信号２３Ｂがあるときは、ストローブ
信号ｃが１の期間に、デコーダ２４はプログラム書込信
号２４Ｃを１にする。
定でアドレス一致信号２３Ｂがあるときは、ストローブ
信号ｃが１の期間に、デコーダ２４はプログラム書込信
号２４Ｃを１にする。
これにより、バス３８Ｗ上のデータ（プログラム）がｉ
／ｏプログラムメモリ２６に記憶され、バッファ２８の
入出力モード設定が行なわれる。
／ｏプログラムメモリ２６に記憶され、バッファ２８の
入出力モード設定が行なわれる。
(4)次の書込みモード（第４図）でも、先ず最初に前記
(2)と同様の判定を行ない、アドレス／データバス３８
上のデータが自己宛のものかどうかを判定する。
(2)と同様の判定を行ない、アドレス／データバス３８
上のデータが自己宛のものかどうかを判定する。
(5)モード指示信号がａ＝１，ｂ＝０であれば書込みモ
ードであり、アドレス／データバス３８上には書込みデ
ータが伝送されている。
ードであり、アドレス／データバス３８上には書込みデ
ータが伝送されている。
したがって、アドレス一致信号２３Ｂがあり、かつスト
ローブ信号ｃが１であるときに、デコーダ２４は書込み
データ読込信号２４Ｂを１にする。
ローブ信号ｃが１であるときに、デコーダ２４は書込み
データ読込信号２４Ｂを１にする。
これにより、バス３８Ｗ上のデータが出力ラッチ２７に
記憶され、さらにそのデータはバッファ２８に転送され
る。
記憶され、さらにそのデータはバッファ２８に転送され
る。
このとき、前記(3)の過程で、プログラムによって、当
該端末が出力モードに指示されておれば、バッファ２８
および出力インターフェイス３９を介して出力端に
“１”、または“０”が出力される。このようにして、
負荷１０は、バス３８Ｗ上のデータに基づいて制御され
るようになる。
該端末が出力モードに指示されておれば、バッファ２８
および出力インターフェイス３９を介して出力端に
“１”、または“０”が出力される。このようにして、
負荷１０は、バス３８Ｗ上のデータに基づいて制御され
るようになる。
(6)第４図の読出しモードでも、先ず最初に前記(2)と同
様の判定を行ない、アドレス／データバス３８上のデー
タが自己宛のものかどうかを判定する。
様の判定を行ない、アドレス／データバス３８上のデー
タが自己宛のものかどうかを判定する。
(7)モード指示信号ａ，ｂが共に１であれば、読出し
（リード）モードである。アドレス一致信号２３Ｂがあ
り、かつストローブ信号ｃが１のとき、デコーダ２４
は、読出しデータ送出信号２４Ａを１にする。
（リード）モードである。アドレス一致信号２３Ｂがあ
り、かつストローブ信号ｃが１のとき、デコーダ２４
は、読出しデータ送出信号２４Ａを１にする。
これにより、入力インターフェイス選択用デコーダ４２
はイネーブルになり、該入力インターフェイス選択用デ
コーダ４２は、先の書込みモード時に得られたデータに
基づいて、出力端子から、第１表に従った信号を出力す
る。該信号によってある入力インターフェイスがオンさ
れると、該入力インターフェイスに接続された検知セン
サから検知信号が読み出され、該検知信号はバス３８Ｒ
およびバス３８を通って中央制御装置３０へ伝送され
る。
はイネーブルになり、該入力インターフェイス選択用デ
コーダ４２は、先の書込みモード時に得られたデータに
基づいて、出力端子から、第１表に従った信号を出力す
る。該信号によってある入力インターフェイスがオンさ
れると、該入力インターフェイスに接続された検知セン
サから検知信号が読み出され、該検知信号はバス３８Ｒ
およびバス３８を通って中央制御装置３０へ伝送され
る。
第５図は、入力インターフェイス選択用デコーダ４２の
一例を示す概略ブロック図である。この回路が第１表に
示した真理値表通りの動作をすることは説明するまでも
なく明らかであろう。
一例を示す概略ブロック図である。この回路が第１表に
示した真理値表通りの動作をすることは説明するまでも
なく明らかであろう。
上記の実施例は、入出力インターフェイス１９の２ビッ
ト（out Ｏ，OUT １）を入力インターフェイス選択用
デコーダ４２の制御用に利用したものであるが、本発明
はこれに限定されず、入出力インターフェイス１９の８
ビット全部を入力インターフェイス選択用デコーダ４２
の制御用に利用することができる。この場合には、最大
８×２８個の検知センサを接続することができる。
ト（out Ｏ，OUT １）を入力インターフェイス選択用
デコーダ４２の制御用に利用したものであるが、本発明
はこれに限定されず、入出力インターフェイス１９の８
ビット全部を入力インターフェイス選択用デコーダ４２
の制御用に利用することができる。この場合には、最大
８×２８個の検知センサを接続することができる。
（効果） 以上の説明から明らかなように、本発明によれば、被制
御電子複写機内に一つのアドレス／データバス３８を設
けると共に、入出力機器付近の適所にそれぞれ必要数の
ブランチを配置し、このブランチ内にあるデコード回路
により、中央制御装置からアドレス／データバス３８上
を時分割で伝送されてくるデータを解読し、この結果に
応じて、前記データに含まれるアドレスが自己のそれと
一致しているときは、各ブランチに接続されている負荷
１０を駆動制御するか、若しくは検知センサ１１の検出
情報を中央制御装置３０に送出するようにしたので、従
来の構成にくらべて配線の本数と長さを減らすことがで
きる。
御電子複写機内に一つのアドレス／データバス３８を設
けると共に、入出力機器付近の適所にそれぞれ必要数の
ブランチを配置し、このブランチ内にあるデコード回路
により、中央制御装置からアドレス／データバス３８上
を時分割で伝送されてくるデータを解読し、この結果に
応じて、前記データに含まれるアドレスが自己のそれと
一致しているときは、各ブランチに接続されている負荷
１０を駆動制御するか、若しくは検知センサ１１の検出
情報を中央制御装置３０に送出するようにしたので、従
来の構成にくらべて配線の本数と長さを減らすことがで
きる。
しかも、入出力機器が増設されても配線本数を増やす必
要がないので、予めブランチを余分に準備するか、接続
部を設けておくかしておくことにより、入出力機器の増
設を極めて容易に行なうことができる。
要がないので、予めブランチを余分に準備するか、接続
部を設けておくかしておくことにより、入出力機器の増
設を極めて容易に行なうことができる。
さらに、本発明によれば、入出力インターフェイス１９
に入力するバスが８ビットの場合、検知センサの数を最
大８×２８個まで接続できるため検知センサの数が多い
機器の制御には大きな効果を発揮する。
に入力するバスが８ビットの場合、検知センサの数を最
大８×２８個まで接続できるため検知センサの数が多い
機器の制御には大きな効果を発揮する。
第１図は第３図におけるデコード回路および入出力イン
ターフェイスの詳細ブロック図、第２図は従来の電子複
写機制御装置の概略構成を示すブロック図、第３図は本
発明の一実施例の概略ブロック図、第４図は第１図の動
作を説明するためのタイミングチャート、第５図は第１
図の入力インターフェイス選択用デコーダの詳細ブロッ
ク図である。 １０……負荷、１１……検知センサ、１８……デコード
回路、１９……入出力インターフェイス、２０……バス
バッファ・ドライバ、２１，１２……インターフェイ
ス、２３……アドレス検出回路、２４……デコーダ、２
５……制御回路、２６……ｉ／ｏプログラムメモリ、２
７……出力ラッチ、２８……バッファ、２９……自己ア
ドレス発生器、３０……中央制御装置、３１……ＣＰ
Ｕ、３２……ＲＯＭ、３３……ＲＡＭ、３７……双方向
バスバッファ、３９……出力インターフェイス、４１ａ
〜４１ｄ……入力インターフェイス、４２……入力イン
ターフェイス選択用デコーダ
ターフェイスの詳細ブロック図、第２図は従来の電子複
写機制御装置の概略構成を示すブロック図、第３図は本
発明の一実施例の概略ブロック図、第４図は第１図の動
作を説明するためのタイミングチャート、第５図は第１
図の入力インターフェイス選択用デコーダの詳細ブロッ
ク図である。 １０……負荷、１１……検知センサ、１８……デコード
回路、１９……入出力インターフェイス、２０……バス
バッファ・ドライバ、２１，１２……インターフェイ
ス、２３……アドレス検出回路、２４……デコーダ、２
５……制御回路、２６……ｉ／ｏプログラムメモリ、２
７……出力ラッチ、２８……バッファ、２９……自己ア
ドレス発生器、３０……中央制御装置、３１……ＣＰ
Ｕ、３２……ＲＯＭ、３３……ＲＡＭ、３７……双方向
バスバッファ、３９……出力インターフェイス、４１ａ
〜４１ｄ……入力インターフェイス、４２……入力イン
ターフェイス選択用デコーダ
Claims (1)
- 【請求項１】ＣＰＵ、ＲＯＭ、ＲＡＭおよびこれら相互
間の情報授受のための共通バスよりなる中央制御装置
と、 その一端がバスバッファを介して前記共通バスに接続さ
れ、他端が被制御電子複写機内に延長されたアドレス／
データバスと、 前記被制御電子複写機内の複数の入出力機器の近くに配
置され、前記アドレス／データバスに前記複数の入出力
機器を接続するために、前記アドレス／データバスと前
記複数の入出力機器との間に接続された複数のブランチ
手段とを備えた電子複写機制御装置であって、 前記ブランチ手段は、前記アドレス／データバス上を伝
送されている情報を取込んでそれが自局宛てのものであ
るか否かを判定する手段と、自局宛てでかつ読出しモー
ド時に、入力インターフェースの選択データを送出する
出力インターフェイスと、該出力インターフェイスから
出力された前記選択データをデコードする入力インター
フェイス選択用デコーダと、該入力インターフェイス選
択用デコーダの出力により選択された時に、これに接続
された複数の入力機器をバスに並列的に接続する複数の
入力インターフェイスとを少なくとも具備したことを特
徴とする電子複写機制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167864A JPH0644165B2 (ja) | 1984-08-13 | 1984-08-13 | 電子複写機制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167864A JPH0644165B2 (ja) | 1984-08-13 | 1984-08-13 | 電子複写機制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6146962A JPS6146962A (ja) | 1986-03-07 |
| JPH0644165B2 true JPH0644165B2 (ja) | 1994-06-08 |
Family
ID=15857497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167864A Expired - Fee Related JPH0644165B2 (ja) | 1984-08-13 | 1984-08-13 | 電子複写機制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644165B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1984
- 1984-08-13 JP JP59167864A patent/JPH0644165B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6146962A (ja) | 1986-03-07 |
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