JPH04142131A

JPH04142131A - コマンドトレース方式

Info

Publication number: JPH04142131A
Application number: JP2263747A
Authority: JP
Inventors: Takashi Fujita; 隆司藤田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-10-03
Filing date: 1990-10-03
Publication date: 1992-05-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　　　要〕複数の回線接続部が１つの回線制御部に接続されている
回線制御装置において、回線制御部から各回線接続部に
出されるコマンドの試験を行うためのコマンドトレース
方式に関し、回線制御装置のハードウェア規模の増大が少なく、同装
置の処理能力の低下を引き起こさないコマンドトレース
を可能にすることを目的とし、複数の回線毎に設けられ
各回線の終端を行う回線接続手段と、データ記憶手段を
含み、複数の回線接続手段のうち任意の１つに対して、
少なくとも、該回線制御手段に対応する回線とデータ記
憶手段との間で送受信データの授受を行わせる第１の指
示又はコマンドを受信させ該コマンドに従った処理動作
を行わせる第２の指示のいずれかを指示する指示信号を
出力する回線制御手段と、を有する回線制御装置におい
て、コマンドのトレース試験時に、回線制御手段から任
意の１つの回線接続手段に対して出力される第２の指示
を指示する指示信号を第１の指示を指示する指示信号に
変換して複数の回線接続手段のうち回線を使用していな
い所定の１つに入力させると共に、第２の指示を指示す
る指示信号に対応して回線制御手段から出力されるコマ
ンドを送信データとして回線を使用していない所定の回
線接続手段に入力させる指示信号変換手段と、コマンド
のトレース試験時に、回線を使用していない所定の回線
接続手段の回線側の出力をそのまま回線側の入力として
折り返す折返し手段と、を有するように構成する。

〔産業上の利用分野〕

本発明は、複数の回線接続部が１つの回線制御部に接続
されている回線制御装置において、回線制御部から各回
線接続部に出されるコマンドの試験を行うためのコマン
ドトレース方式に関する。

〔従来の技術〕

近年、ｌ５ＤＮや高速ディジタル回線等の新しい回線イ
ンタフェースが急速に整備されつつあり、これら通信回
線の制御を行う回線制御装置の開発もなるべく短期間で
行われる必要がある。

回線制御装置は、一般に、回線毎に設けられそれらのイ
ンタフェースを行う回線接続部と、これらの複数の回線
接続部を共通に制御する回線制御部から構成され、回線
制御部から各回線接続部に通信制御用のコマンドを発行
することにより各回線の制御が行われる。

このため、このような回線制御装置を設置する場合、回
線制御部から各回線接続部に正しいコマンドが発行され
ているか否かを試験する必要がある。このような試験と
しては、発行されたコマンドを記録してその履歴を追う
（トレースする）ことにより通信制御動作の検証を行う
という試験が最も一般的である。このような試験はコマ
ンドトレース試験と呼ばれる。

第４図にコマンドトレース試験方式の従来の構成を示す
。

＃Ｏ〜＃Ｎの回線接続部（ＬＡ、以下同じ）４０１は、
各回線毎に設けられ、回線共通部（ＬＡＢ、以下同じ）
４０２を介して回線接続部（ＬＡＣ１以下同じ）に接続
される。

ＬＡＣ４０３は、マイクロプログラム処理回路４０４、
トレース制御回路４０５及びトレースメモリ４０６等を
含む。このほか、特には図示しないが、各回線との間で
授受される送受信データを蓄積するバッファメモリ、ホ
スト処理装置との間の接続を行うインタフェース回路等
を有する。

マイクロプログラム処理回路４０４は、通信時に、ＬＡ
Ｂ　４０２を介して各＃０〜＃Ｎの各ＬＡ４０１に、選
択的に通信制御用のコマンドを発行する。

これにより、各ＬＡ４０１は、特には図示しない各回線
に対して通信データの送受信を行う。

トレースメモリ４０６は、回線制御装置の試験時に、マ
イクロプログラム処理回路４０４から各ＬＡ４０１に選
択的に発行される上述の通信制御用のコマンドを、トレ
ース制御回路４０５を介して順次記憶する。

以上のような回路構成により、回線制御装置の試験時に
は、トレースメモリ４０６に記憶されたコマンドの履歴
をトレースすることにより、通信制御動作の検証を行う
ことができる。

［発明が解決しようとする課題〕しかし、上述の従来例の場合、ＬＡＣ４０３にコマンド
のトレース用のトレースメモリ４０６とトレース制御回
路４０５が必要となり、ハードウェア規模が増大し、回
線制御装置の大型化及びコストアップを招いてしまうと
いう問題点を有している。

また、マイクロプログラム処理回路４０４が実行スるマ
イクロプログラムとして、トレース動作を行わせるため
の専用命令も必要となり、処理負荷の増大による回線制
御装置の性能低下（処理速度が遅くなることによる実行
可能な処理の制限等）を招いてしまうという問題点を有
している。

また、特定の回線に対するコマンドのトレースを行いた
いような場合には、トレース制御回路４０５内に、マイ
クロプログラム処理回路４０４から出力されるコマンド
がどのＬＡ４０１に向けて発行されているかを判別する
回路が必要となる。

従って、容易に任意の回線のコマンドトレースを行うこ
とができないという問題点を有している。

本発明は、回線制御装置のハードウェア規模の増大が少
なく、同装置の処理能力の低下を引き起こさないコマン
ドトレースを可能にすることを目的とする。

〔課題を解決するための手段〕

第１図は、本発明のブロック図である。

本発明は、以下のような回線接続手段１０１と回線制御
手段１０３とを有する回線制御装置を前提とする。

すなわち、＃０〜＃Ｎの回線接続手段１０１は、＃０〜
＃Ｎの複数の回線１０２毎に設けられ該各回線の終端を
行う、同手段は、例えば後述する回線制御手段１０３内
のデータ記憶手段１０４からのビットパラレルの送信デ
ータをビットシリアルの送信データに変換んして回線に
出力する並列／直列変換回路、逆にビットシリアルの受
信データをビットパラレルの受信データに変換して後述
する回線制御手段１０３内のデータ記憶手段１０４に送
り出す直列／並列変換回路で実現される。

次に、回線制御手段１０３は、データ記憶手段１０４を
含み、＃０〜＃Ｎの複数の回線接続手段１０１のうち任
意の１つに対して、少なくとも、その回線制御手段に対
応する回線１０２とデータ記憶手段１０４との間で送受
信データ１０８．１０９の授受を行わせる第１の指示又
はコマンド１１０を受信させ該コマンドに従った処理動
作を行わせる第２の指示のいずれかを指示する指示信号
１０５を出力する。この指示信号は、例えば各回線接続
手段１０１内のレジスタアドレスを示す信号である。

以上のような構成の回線制御装置を前提として、本発明
はコマンドのトレース試験を行うための以下のような構
成を有する。

まず、指示信号変換手段１０６は、コマンドのトレース
試験時に、回線制御手段１０３から任意の１つの回線接
続手段１０１に対して出力される第２の指示を指示する
指示信号１０５を第１の指示を指示する指示信号１０７
に変換して複数の回線接続手段のうち回線を使用してい
ない所定の１つ、例えば＃ｉの回線接続手段１０１に入
力させる。

これと共に、そのときの第２の指示を指示する指示信号
１０５に対応して回線制御手段１０３から出力されるコ
マンド１１０を、送信データ１０８として＃ｉの回線接
続手段１０１に入力させる。

次に、折返し手段１１１は、コマンドのトレース試験時
に、上述の回線を使用していない所定の回線接続手段１
０１＃ｉの回線側の出力をそのまま回線側の入力として
折り返す。

上述の指示信号変換手段１０６及び折返し手段１１１は
、＃ｉの回線接続手段１０１に内蔵させることが可能で
ある。

（作　　　用〕指示信号変換手段１０６は、コマンドのトレース試験時
に、回線制御手段１０３から任意の１つの回線接続手段
１０１に対して出力される第２の指示を指示する指示信
号１０５を第１の指示を指示する指示信号１０７に変換
して＃ｉの回線接続手段１０１に入力させる。この指示
信号１０７に基づいて、＃ｉの回線接続手段１０１は、
通常のデータ送信動作を行う。このとき、同手段には、
送信データ１０８としてコマンド１１０が入力されるた
め、同手段は、このコマンド１１０を送信データとして
送信する動作を行う。

このとき、折返し手段１１１が動作するため、同手段は
、上述のようにして＃ｉの回線接続手段１０１から出力
される送信データであるコマンド１１０を、そのまま受
信データとして＃ｉの回線接続手段１０１に折り返す。

よって、＃ｉの回線接続手段１０１は、この受信データ
であるコマンド１１０を、通常の受信動作に従って回線
制御手段１０３内のデータ記憶手段１０４に転送する動
作を行う。

以上のようにして、特別なトレース処理用の命令を使用
することなく、回線制御手段１０３から任意の１つの回
線接続手段１０１に対して出力されるコマンドが順次回
線制御手段１０３内のデータ記憶手段１０４に格納され
てゆく。

これ以後は、データ記憶手段１０４に格納されたコマン
ドを読み出し、トレースすることにより、上述の任意の
１つの回線接続手段１０１に対する通信制御動作の検証
を行うことができる。

上述の本発明では、回線制御手段１０３は、在来のもの
から何ら変更する必要はない。また、指示信号変換手段
１０６及び折返し手段１１１は、簡単な論理回路で構成
でき、ハードウェア規模の増大はほとんどない。

更に、本発明では、コマンドのトレース時に、特別なト
レース用の命令は一切必要なく、指示信号変換手段１０
６及び折返し手段１１１を起動させるだけで、簡単に任
意の回線接続手段１０１に対するコマンドのトレースを
実現できる。

（実　　施　　例〕以下、図面を参照しながら本発明の実施例につき説明す
る。

第２図は、本発明の実施例が適用される回線制御装置の
全体構成図である。

＃０〜＃ＮのＬＡ（回線接続部）２０１は、特には図示
しない＃０〜＃Ｎの各回線対応に設けられ、同しく各回
線対応に設けられたモデム２０２に接続される。各ＬＡ
２０１は、各回線から入力されるビットシリアルデータ
をパラレルデータに変換してＬＡＢ　（回線共通部）２
０３に出力し、逆に、ＬＡＢ　２０３から入力するパラ
レルデータをビットシリアルデータに変換して各モデム
２０２に出力する。モデム２０２は、各回線に対して、
通信データの変調及び復調処理、エラー訂正等の処理を
行う。

ＬＡＢ　２０３は、ＬＡＣ（回線制御部）２０４からの
コマンド又は送信データを選択されたＬＡ２０１に出力
し、また、各ＬＡ２０１からの受信データをＬＡＣ２０
４に送る。

ＬＡＣ２０４は、記憶部２０５、主制御部２０６、イン
タフェース制御部２０７と、それらを接続する共通バス
２０日とから構成される。

記憶部２０５は、通信制御用のマイクロプログラムを記
憶すると共に、送受信データを一時的に保持する。

インタフェース制御部２０７は、特には図示しない上位
装置（ホストコンピュータ等）とのインタフェースを司
る。

主制御部２０６は、記憶部２０５に格納されている通信
制御用のマイクロプログラムを読み出して順次実行し、
これに基づいて、共通バス２０８からＬＡＢ　２０３を
介して各ＬＡ２０１に通信制御用のコマンドを発行する
。

次に、第３図は、第２図のＬＡＢ　２０３とＬＡ２０１
の本発明による実施例の構成図である。

始めに、ＬＡＢ　２０３と各ＬＡ２０１において、従来
からある構成部分について説明する。

ＬＡＢ　２０３において、デコーダ３０１は、第２図の
ＬＡＣ２０４内の主制御部２０６から共通ハス２０８を
介して回線番号ＬＮｏ、を入力し、それに基づいて各回
線対応の選択信号ＳＥＬ＃Ｏ〜ＳＥＬ＃Ｎのいずれかを
出力する。また、ＬＡＢ　２０３において、第２図のＬ
ＡＣ２０４内の主制御部２０６から共通バス２０８を介
して入力される３ビツトのレジスタアドレスＲＥＧＡＤ
Ｒは、各ＬＡ２０１に送られる。更に、ＬＡＢ　２０３
において、第２図のＬＡＣ２０４内の共通バス２０８を
介して記憶部２０５から送られてくる送信データ又は主
制御部２０６から送られてくるコマンドは、特には図示
しない駆動回路を介して、各ＬＡ２０１に送られる。逆
に、各ＬＡ２０１から送られてくる受信データは、記憶
部２０５に送られる。

一方、ＬＡ２０１は、データ変換回路（ＬＩＲＴ。

以下同じ）３０２を有する。この回路は、チップセレク
ト端子Ｃ３に、自分宛の選択信号（ＳＥＬ＃Ｏ〜ＳＥＬ
＃Ｎ）が入力した場合（＃ＮのＬＡ２０１ではオア回路
３１１を介して選択信号ＳＥＬ＃Ｎが入力した場合）に
、以下の制御動作を行う。

始めに、第２図のＬＡＣ２０４内の主制御部２０６から
ＬＡＢ　２０３を介して端子ＡＯ−Ａ２に入力（＃Ｎの
ＵＲＴ３０２の場合はアドレス変換回路３１０を介して
端子ＡＯ〜Ａ２に入力）した３ビツトのレジスタアドレ
スＲＥＧＡＤＲが、１００”である場合には、次のよう
なデータ送受信動作が行われる。すなわち、ＵＲＴ３０
２は、第２図のＬＡＣ２０４内の記憶部２０５からＬＡ
Ｂ　２０３を介して端子りに入力するビットパラレルの
送信データを、送信データレジスタ３０３に保持した後
、並列／直列変換回路３０４でビットシリアルの送信デ
ータに変換して、第２図のモデム２０２から回線に出力
する。或いは、回線からモデム２０２に入力されるビッ
トシリアルの受信データを、直列／並列変換回路３０５
及び受信レジスタ３０６でビットパラレルの受信データ
に変換し、端子りから出力する。このビットパラレルの
受信データは、ＬＡＢ　２０３を介して第２図のＬＡＣ
２０４内の記憶部２０５に転送される。

これに対し、第２図のＬＡＣ２０４内の主制御部２０６
からＬＡＢ　２０３を介して端子ＡＯ〜Ａ２に入力した
３ビツトのレジスタアドレスＲＥＧＡＤＲが、”ｏｏｏ
”である場合には、ＵＲＴ３０２は、第２図の主制御部
２０６からＬＡＢ　２０３を介して端子りに入力するコ
マンドを取り込み、それを解読して対応する回線制御処
理を実行する。この処理は、例えば回線に接続される各
加入者から発呼信号を受信する処理、逆に、着呼信号又
は呼び出し信号等を各加入者に送信する処理等である。

次に、第３図のＬＡＢ　２０３とＬＡ２０１において、
本発明に関連する特徴的な構成部分について説明する。

マス、ＬＡＢ２０３において、セレクタ３ｏ７は、＃Ｏ
〜＃Ｎ−１（＃Ｎは除く）のＬＡ２０１のうち、どのＬ
Ａに対するコマンドのトレースを実行するかを選択する
スイッチである。すなわち、例えば＃０のＬＡ２０１に
対するコマンドのトレースを実行したい場合には、デコ
ーダ３０１から選択信号ＳＥＬ＃Ｏが出力される端子を
選択する。一方、第２図のＬＡＣ２０４の主制御部２０
６から入力される３ビツトのレジスタアドレスＲＥＧＡ
ＤＲは、ナンド回路３０８に入力する。そして、このナ
ンド回路３０８の出力と上記セレクタ３０７の出力とが
アンド回路３０９に入力し、アンド回路３０９からトレ
ースイネーブル信号ＴＳＥＬが出力される。トレースイ
ネーブル信号ＴＳＥＬは、デコーダ３０１からセレクタ
３０７が接続されている選択信号例えばＳＥＬ＃０が出
力され、かつレジスタアドレスＲＥＧＡＤＲが’ｏｏｏ
”である場合にアクティブとなる。

二のトレースイネーブル信号ＴＳＥＬは、＃ＮのＬＡ２
０１に入力される。本実施例では、＃０〜＃Ｎの複数の
ＬＡ２０１のうち、回線が使用されていない１つのＬＡ
２０１例えば＃ＮのＬＡを、コマンドトレース用の装置
として流用できるように構成する。

そのため、＃ＮのＬＡ２０１に、アドレス変換回路３１
０、オア回路３１１及び折返し回路３１２という特徴的
な処理部分が設けられている。

すなわち、ＬＡＢ　２０３から出力された前述のトレー
スイネーブル信号ＴＳＥＬは、＃ＮのＬＡ２０１内のオ
ア回路３１１を介して同ＬＡ内のＵＲＴ３０２のチップ
セレクト端子りに入力されると共に、同ＬＡ内のアドレ
ス変換回路３１０及び折返し回路３１２を動作させる。

アドレス変換回路３１０は、トレースイネーブル信号Ｔ
ＳＥＬがアクティブでない場合には、レジスタアドレス
ＲＥＧＡＤＲをそのままＵＲＴ３０２の端子ＡＯ〜Ａ２
に入力させるが、トレースイネーブル信号ＴＳＥＬがア
クティブの場合には、レジスタアドレスＲＥＧＡＤＲか
ら入力される゛”ｏｏｏ”の値を有するしジスタアドレ
スＲＥＧＡＤＲを値”１００°°に変換してＵＲＴ３０
２の端子ＡＯ−Ａ２に入力させる。

一方、折返し回路３１２は、トレースイネーブル信号Ｔ
ＳＥＬがアクティブでない場合には、並列／直列変換回
路３０４から出力されるビットシリアルの送信データを
そのままモデム２０２（第２図）に出力し、モデム２０
２から入力するビットシリアルの受信データをそのまま
直列／並列変換回路３０５に入力させるが、トレースイ
ネーブル信号ＴＳＥＬがアクティブの場合には、並列／
直列変換回路３０４から出力されるビットシリアルの送
信データを、受信データとして直列／並列変換回路３０
５に折り返す。

上述の特徴的な構成を有する本実施例の動作について以
下に説明する。

まず、第２図及び第３図で示される回線制御装置の試験
時に、第２図のＬＡＣ２０４内の主制御部２０６から＃
０〜＃Ｎの各ＬＡ２０１に発行される通信制御用のコマ
ンドのうちどのＬＡ２０１に対するコマンドのトレース
を行いたいかを、第３図のＬＡＢ　２０３内のセレクタ
３０７で選択する。

ここでは、例えば＃０のＬＡ２０１に対するコマンドの
トレースを行うとし、デコーダ３０１から選択信号ＳＥ
Ｌ＃Ｏが出力される端子が選択されるとする。

ここで、主制御部２０６から各ＬＡ２０１にコマンドが
発行される場合、前述したように、レジスタアドレスＲ
ＥＧＡＤＲの値は”ｏｏｏ”である。このため、ＬＡＢ
　２０３内のナンド回路３０８の出力がアクティブとな
る。また、このとき、主制御部２０６からＬＡＢ２０３
を介して各ＬＡ２０１の端子りに向けて、コマンドが転
送される。

そして、主制御部２０６から＃０のＬＡ２０１にコマン
ドが発行されるタイミングで、トレースイネーブル信号
ＴＳＥＬがアクティブとなる。

これにより、＃０のＬＡ２０１内のＵＲＴ３０２に上記
コマンド及び選択信号ＳＥＬ＃０が転送され、同ＵＲＴ
３０２が対応する処理動作を行う。これと同時に、＃Ｎ
のＬＡ２０１内のアドレス変換回路３１０が動作して、
レジスタアドレスＲＥＧＡＤＲの値”ｏｏｏ°′が値”
１００°′に変換され、＃ＮのＬＡ２０１内のＵＲＴ３
０２の端子ＡＯ〜Ａ２に入力する。また、上述のトレー
スイネーブル信号ＴＳＥＬは、同ＵＲＴ３０２のチップ
セレクト端子Ｃ８に入力する。

ＵＲＴ３０２は、チップセレクト端子Ｃ５に信号が入力
され、端子Ａ　Ｏ−Ａ　２へ値゛１００”のアドレスが
入力された場合には、前述したように、端子りに入力し
たデータに対して通常の送信動作を行う。ここで、端子
りには、上述したように、ＬＡＢ２０３を介して＃０の
ＬＡ２０１用のコマンドが入力している。従って、＃０
のＬＡ２０１のＵＲＴ３０２は、端子りから入力する＃
０のＬＡ２０１用のビットパラレルのコマンドデータを
、送信データレジスタ３０３に保持した後、並列／直列
変換回路３０４でビットシリアルの送信データに変換し
て、同回路から出力する。

このとき、トレースイネーブル信号ＴＳＥＬによって折
返し回路３１２が動作するため、折返し回路３１２は、
上述のようにして並列／直列変換回路３０４から出力さ
れる＃０のＬＡ２０１用のコマンドデータであるビット
シリアルの送信データを、そのまま受信データとして直
列／並列変換回路３０５に折り返す。

よって、直列／並列変換回路３０５及び受信レジスタ３
０６は、この＃０のＬＡ２０１用のコマンドデータであ
るビットシリアルの受信データをビットパラレルの受信
データに変換して、端子りから出力する。従って、この
＃０のＬＡ２０１用の受信データは、前述した通常の受
信動作に従って、ＬＡＢ２０３を介して第２図のＬＡＣ
２０４内の記憶部２０５に転送される。

以上のようにして、特別なトレース処理用の命令を使用
することなく、＃０のＬＡ２０１用のコマンドが順次Ｌ
ＡＣ２０４内の記憶部２０５に格納されてゆく。

これ以後は、ＬＡＣ２０４に接続される特には図示しな
いホストコンピュータ等を使用して記憶部２０５に格納
されたコマンドを読み出し、トレースすることにより、
＃０のＬＡ２０１に対する通信制御動作の検証を行うこ
とができる。

更に、コマンドのトレースを行うべきＬＡ２０１を変更
したければ、ＬＡＢ　２０３内のセレクタ３０９により
簡単に変更することができる。

なお、＃ＮのＬＡ２０１は、上述のようにトレース用に
流用されるが、このＬＡ２０１に回線を接続することも
可能であり、この場合は、ＬＡＢ　２０３からの選択信
号ＳＥＬ＃Ｎが＃Ｎ内のオア回路３１１を介してＵＲＴ
３０２を起動することにより、通信データの通常の送受
信動作を行うことができる。この場合、トレースイネー
ブル信号ＴＳＥＬはアクティブとならないため、アドレ
ス変換回路３１０及び折返し回路３１２は動作しない。

以上説明した実施例において、第２図のＬＡＣ２０４の
構成は、在来のものから何ら変更する必要はない。また
、ＬＡＢ　２０３は、セレクタ３０７、ナンド回路３０
８及びアンド回路３０９が付加されるだけなので、ハー
ドウェア規模の増大はほとんどない。更に、＃ＮのＬＡ
２０１では、アドレス変換回路３１０、オア回路３１１
及び折返し回路３１２が付加されるが、アドレス変換回
路３１Ｏは、トレースイネーブル信号ＴＳＥＬがアクテ
ィブのときに出力値として“１００”を出力する簡単な
論理回路で実現でき、折返し回路３１２も単純な論理回
路で実現できるため、＃ＮにおけるＬＡ２０１における
ハードウェア規模の増大もほとんどない。＃ＮのＬＡ２
０１に対するコマンドのトレースも可能とするために、
他のＬＡ２０１に上述した回路を付加しても、はとんど
問題はない。

更に、本実施例では、コマンドのトレース時に、特別な
トレース用の命令は一切必要なく、セレクタ３０７の操
作のみで、簡単に任意のＬＡ２０１に対するコマンドの
トレースを実現できる。

〔発明の効果〕

本発明によれば、トレースメモリ等の大幅なハードウェ
アの増大を招くことなく、かつ、特別なトレース処理用
の命令を使用することなく、回線制御手段から任意の１
つの回線接続手段に対して出力されるコマンドを順次回
線制御手段内のデータ記憶手段に格納させることができ
、これに基づいて、任意の１つの回線接続手段に対する
通信制御動作の検証を行うことが可能となる。

従って、回線制御装置の大型化及びコストアンプを招く
ことなく、かつ、同装置の処理能力の低下も引き起こさ
ないコマンドのトレースが可能トなる。

【図面の簡単な説明】

第１図は、本発明のブロック図、第２図は、回線制御装置の全体構成図、第３図は、本発
明による回線共通部と回線接続部の実施例の構成図、第４図は、従来例の構成図である。１０１・・・回線接続手段、１０２・・・回線、１０３・・・回線制御手段、１０４・・・データ記憶手段、１０５．１０７・・・指示信号、１０６・・・指示信号変換手段、１０８・・・送信データ、・受信データ、コマンド、・折返し手段。

Claims

【特許請求の範囲】複数の回線（１０２）毎に設けられ該各回線の終端を行
う回線接続手段（１０１）と、データ記憶手段（１０４）を含み、前記複数の回線接続
手段（１０１）のうち任意の１つに対して、少なくとも
、該回線制御手段に対応する回線（１０２）と前記デー
タ記憶手段（１０４）との間で送受信データ（１０８，
１０９）の授受を行わせる第１の指示又はコマンド（１
１０）を受信させ該コマンドに従った処理動作を行わせ
る第２の指示のいずれかを指示する指示信号（１０５）
を出力する回線制御手段（１０３）と、を有する回線制
御装置において、コマンドのトレース試験時に、前記回線制御手段（１０
３）から前記任意の１つの回線接続手段（１０１）に対
して出力される前記第２の指示を指示する指示信号（１
０５）を前記第１の指示を指示する指示信号（１０７）
に変換して前記複数の回線接続手段のうち回線を使用し
ていない所定の１つ（１０１♯ｉ）に入力させると共に
、前記第２の指示を指示する指示信号（１０５）に対応
して前記回線制御手段（１０３）から出力されるコマン
ド（１１０）を送信データ（１０８）として回線を使用
していない前記所定の回線接続手段（１０１＃ｉ）に入
力させる指示信号変換手段（１０６）と、コマンドのト
レース試験時に、回線を使用していない前記所定の回線
接続手段（１０１♯ｉ）の回線側の出力をそのまま回線
側の入力として折り返す折返し手段（１１１）と、を有することを特徴とするコマンドトレース方式。