JPH0644249B2 - キャッシュ装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子計算機で使用されるキャッシュ装置に関
し、特にアクセス要求元からは論理アドレスの形式でア
ドレス情報を受け、それを物理アドレスに変換してデー
タ配列及びディレクトリ配列に対する登録および検索を
行う方式のキャッシュ装置に関する。

〔従来の技術〕

従来、この種のキャッシュ装置は、次の何れかの方式に
よって実現されている。

１）アドレス変換サイクルとキャッシュ検索サイクルと
を同時に行う方式。

この方式によると、論理アドレス内の空間内相対アドレ
スだけがディレクトリ配列およびデータ配列のアドレス
に使用され、論理アドレス内の論理空間アドレスはアド
レス変換回路で物理空間アドレスに変換されてキャッシ
ュのディレクトリとして登録され且つキャッシュヒット
検出に使用される。

２）アドレス変換サイクルとキャッシュ検索サイクルと
を分離する方式。

この方式では、先ず論理アドレス内の論理空間アドレス
をアドレス変換回路で物理空間アドレスに変換し、それ
と論理アドレス内の空間内相対アドレスとを結合するこ
とにより物理アドレスを生成してレジスタに格納する。
次にこの格納された物理アドレスの一部をディレクト
リ，残りをディレクトリ配列およびデータ配列のアドレ
スとして使用する。

〔発明が解決しようとする課題〕

従来のキャッシュ装置は上述した何れかの方式によって
実現されていたが、キャッシュの高速応答と大容量化が
両立し難いという問題点を有していた。即ち、前者の方
式１）の場合、デイレクトリ配列およびデータ配列のア
ドレスとして空間内相対アドレスのみを使用する為、ハ
ードウェア上だけで自由にアドレス幅を増加させること
は不可能である。従って、キャッシュヒット率を高める
ために１コンパートメントの容量を増加させることがで
きず、大容量化が困難である。また後者の方式２）の場
合、ディレクトリ配列およびデータ配列のアドレスとし
てアドレス変換後の物理アドレスを使用する為、キャッ
シュの１コンパートメント当たりの容量は自由に増加さ
せることができるが、アドレス変換とキャッシュ検索の
サイクルを分離しているため、前者の方式１）に比べ応
答性が悪い。

本発明はこのような事情に鑑みて為されたものであり、
その目的は、従来の方式１）の持つ高速応答性と従来の
方式２）の持つキャッシュ容量の拡張容易性とを兼ね備
えたキャッシュ装置を提供することにある。

〔課題を解決するための手段〕

本発明は上記の目的を達成するために、論理空間アドレ
スと空間内相対アドレスとから構成される論理アドレス
を格納する論理アドレスレジスタと、この論理アドレス
レジスタの出力中の論理空間アドレスを入力として物理
空間アドレスを出力するアドレス変換回路と、物理空間
アドレスと空間内相対アドレスとを結合して得られる物
理アドレスの一部分をアドレス，他の部分をディレクト
リとして登録および検索を行うディレクトリ配列と、こ
のディレクトリ配列と同じアドレスによってデータの登
録および検索を行うデータ配列と、前記ディレクトリ配
列の出力と前記物理アドレスの一部分とを比較してキャ
ッシュヒットを検出するヒット検出回路とを備えるキャ
ッシュ装置において、前記アドレス変換回路の出力の物
理空間アドレスを格納する物理空間アドレスレジスタ
と、この物理空間アドレスレジスタの出力の物理空間ア
ドレスと前記アドレス変換回路から新たに出力される物
理空間アドレスとを比較し、不一致の場合に実行抑止信
号を出力する実行抑止信号生成回路とを有し、前記物理
空間アドレスレジスタの出力の物理空間アドレスと前記
論理アドレスレジスタの出力の一部分である空間内相対
アドレスとを結合して前記ディレクトリ配列およびデー
タ配列のアドレスと前記ディレクトリ配列のディレクト
リ部分とに使用する物理アドレスとする構成を有してい
る。

〔作用〕

本発明のキャッシュ装置においては、アドレス変換回路
から出力される物理空間アドレスを格納する物理空間ア
ドレスレジスタが直前のアクセスにかかる物理空間アド
レスを保持するものとなり、新たな論理アドレスが論理
アドレスレジスタに格納されると、アドレス変換回路が
その出力中の論理空間アドレスを物理空間アドレスに変
換する動作を開始する一方、それと並行して、論理アド
レスレジスタの出力中の空間内相対アドレスと前記物理
空間アドレスレジスタが保持する直前のアクセスにかか
る物理空間アドレスとを結合して得た物理アドレスの一
部分をアドレスとしてディレクトリ配列およびデータ配
列が検索されると共にヒット検出回路が上記の検索によ
ってディレクトリ配列から出力されたディレクトリと前
記の結合により生成された物理アドレスの一部分とを比
較してキャッシュヒットの有無を検出する。また、アド
レス変換回路の変換動作が終了して今回の論理空間アド
レスに対応する物理空間アドレスが新たに出力される
と、実行抑止信号生成回路が、その物理空間アドレスと
物理空間アドレスレジスタに保持されている直前のアク
セスにかかる物理空間アドレスとを比較し、不一致の場
合には実行抑止信号を出力する。ここで、今回のアクセ
スにかかる物理空間アドレスが直前のアクセスにかかる
物理空間アドレスと同じであれば、物理空間アドレスレ
ジスタの保持していた物理空間アドレスを使用して生成
した物理アドレスは正しい物理アドレスとなり、アドレ
ス変換回路のアドレス変換動作と並行して行われていた
ディレクトリ配列およびデータ配列の検索並びにヒット
検出回路の動作が有効なものとなり、キャッシュヒット
の場合には速やかに該当するデータを返信することがで
きる。なお、今回のアクセスにかかる物理空間アドレス
と直前のアクセスにかかる物理空間アドレスとが相違す
れば、実行抑止信号生成回路から実行抑止信号が出さ
れ、物理空間アドレスレジスタに保持された物理空間ア
ドレスを用いて生成された誤った物理アドレスに従った
検索動作が無効化され、アドレス変換回路で新たに生成
された物理空間アドレスを用いて生成した物理アドレス
による検索等が行われる。

〔実施例〕

次に、本発明の実施例について図面を参照して詳細に説
明する。

第１図は本発明のキャッシュ装置の一実施例の要部ブロ
ック図である。

同図において、論理アドレスレジスタ３０は、セグメン
テーションやページング等の仮想記憶方式を採用するデ
ータ処理装置の主記憶アドレス演算部から送出される論
理アドレス１０を格納する。格納された論理アドレス
は、或る論理空間を示す為のセグメント番号やページ番
号等を含む論理空間アドレス１１と、その論理空間の空
間内相対アドレス１２とによって構成される。論理空間
アドレス１１はアドレス変換回路３１に入力され、或る
物理領域のベースアドレスを意味する物理空間アドレス
１３に変換されて出力される。出力された物理空間アド
レス１３は物理空間アドレスレジスタ３２に格納され
る。

物理空間アドレスレジスタ３２の出力の物理空間アドレ
ス１５は、空間内相対アドレス１２と結合され、物理ア
ドレス１６を構成する。物理アドレス１６は必要に応じ
て入力ディレクトリ１７と配列アドレス１８とに区別さ
れる。配列アドレス１８は、ディレクトリ配列３５およ
びデータ配列３８のアドレスとなり、それぞれの配列の
検索および登録に使用される。入力ディレクトリ１７
は、キャッシュ検索時にはキャッシュヒットを検出する
為、ヒット検出回路３６でディレクトリ配列３５の出力
ディレクトリ１９と比較される。また、キャッシュミス
等のキャッシュ登録時には、ディレクトリ配列３５の入
力データとして、ディレクトリ配列書込制御回路３４の
制御を受けて登録される。ヒット検出回路３６の出力の
キャッシュヒット信号２０は選択回路３９に与えられ、
選択回路３９はそのキャッシュヒット信号２０に応じて
読み出しデータ２３としてキャッシュデータ２２か主記
憶データ２１を選択する。また、キャッシュミス時に
は、データ配列書込制御回路３７の制御によって、主記
憶データ２１をデータ配列３８に登録する。

実行抑止信号生成回路３３は、アドレス変換回路３１の
出力の物理空間アドレス１３と、物理空間アドレスレジ
スタ３２の出力の物理空間アドレス１５とを入力して比
較し、不一致かつアドレス変換回路３１の出力の物理空
間アドレス１３が有効であれば、実行抑止信号１４を送
出する。実行抑止信号１４が送出されると次の論理アド
レスの格納が抑止され、且つ、その時のディレクトリ検
索動作も無効となる。また、物理空間アドレスレジスタ
３２は、実行抑止信号１４が送出されている間に物理空
間アドレス１３を格納する。これにより、物理空間アド
レス１３と物理空間アドレス１５とが一致し、実行抑止
信号の送出が終了する。これら一連の動作は次のような
意味を持つ。

主記憶読み出し指示により、論理アドレス１０が計算さ
れ、論理アドレスレジスタ３０に格納されると、次にア
ドレス変換を行う。このとき、物理空間アドレスレジス
タ３２には直前に実行した主記憶読み出し指示の時の物
理空間アドレスが格納されている。ここで、アドレス変
換後の物理空間アドレスと直前にアクセスした物理空間
アドレスとが等しければ、アドレス変換を行う必要はな
い。すなわち、アドレス変換後の物理空間アドレスの代
わりに、その時に物理空間アドレスレジスタ３２に格納
されている物理空間アドレス１５を使用することによ
り、アドレス変換サイクルにおいてキャッシュの検索を
行うことができる。従って、主記憶読み出し指示の次の
サイクルで読み出しデータ２３を返信することが可能と
なる。但し、アドレス変換後の物理空間アドレス１３と
直前にアクセスした物理空間アドレス１５とが不一致の
場合には、アドレス変換後の物理空間アドレス１３を使
用しなければならない為、実行抑止信号１４を送出する
と当時に物理空間アドレス１３を物理空間アドレスレジ
スタ３２に格納している。

本実施例により、主記憶読み出し指示の次のサイクルで
の読み出しデータの返信が可能になり、且つ、キャッシ
ュの検索にはアドレス変換後の物理アドレスの全てのビ
ットが使用可能である為、１コンパートメント当たりの
容量を自由に増加させることが可能となる。なお、コン
パートメント数を増加させキャッシュ容量を増加させる
方法が一般的に知られているが、本発明に対してもその
方法が適用できることは言うまでもない。

〔発明の効果〕

以上説明したように、本発明のキャッシュ装置において
は、アドレス変換回路で生成された直前のアクセスにか
かる物理空間アドレスを物理空間アドレスレジスタに保
持しておき、次のアクセスにかかる論理アドレスが与え
られた場合、アドレス変換回路においてその論理アドレ
ス中の論理空間アドレスを物理空間アドレスに変換する
動作を開始する一方、それと並行して、その論理アドレ
ス中の空間内相対アドレスと上記の物理空間アドレスレ
ジスタが保持する直前のアクセスにかかる物理空間アド
レスとで構成される物理アドレスを使用してディレクト
リ配列等の検索やキャッシュヒットの検出を行うもので
あり、今回のアクセスにかかる物理空間アドレスが直前
の物理空間アドレスと同じであり且つキャッシュヒット
すれば、速やかにデータを返信することが可能となる。
また、キャッシュ検索アドレスとして、物理アドレスを
使用しているので、１コンパートメント当たりのキャッ
シュ容量を容易に増加させることが可能となる。

【図面の簡単な説明】 第１図は本発明のキャッシュ装置の一実施例の要部ブロ
ック図である。 図において、 １０……論理アドレス １１……論理空間アドレス １２……空間内相対アドレス １３……物理空間アドレス（現在のアドレス） １４……実行抑止信号 １５……物理空間アドレス（直前のアクセスにかかるア
ドレス） １６……物理アドレス １７……入力ディレクトリ １８……配列アドレス １９……出力ディレクトリ ２０……キャッシュヒット信号 ２１……主記憶データ ２２……キャッシュデータ ２３……読み出しデータ ３０……論理アドレスレジスタ ３１……アドレス変換回路 ３２……物理空間アドレスレジスタ ３３……実行抑止信号生成回路 ３４……ディレクトリ配列書込制御回路 ３５……ディレクトリ配列 ３６……ヒット検出回路 ３７……データ配列書込制御回路 ３８……データ配列 ３９……選択回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】論理空間アドレスと空間内相対アドレスと
   から構成される論理アドレスを格納する論理アドレスレ
   ジスタと、該論理アドレスレジスタの出力中の論理空間
   アドレスを入力として物理空間アドレスを出力するアド
   レス変換回路と、物理空間アドレスと空間内相対アドレ
   スとを結合して得られる物理アドレスの一部分をアドレ
   ス，他の部分をディレクトリとして登録および検索を行
   うディレクトリ配列と、該ディレクトリ配列と同じアド
   レスによってデータの登録および検索を行うデータ配列
   と、前記ディレクトリ配列の出力と前記物理アドレスの
   一部分とを比較してキャッシュヒットを検出するヒット
   検出回路とを備えるキャッシュ装置において、 前記アドレス変換回路の出力の物理空間アドレスを格納
   する物理空間アドレスレジスタと、 該物理空間アドレスレジスタの出力の物理空間アドレス
   と前記アドレス変換回路から新たに出力される物理空間
   アドレスとを比較し、不一致の場合に実行抑止信号を出
   力する実行抑止信号生成回路とを有し、 前記物理空間アドレスレジスタの出力の物理空間アドレ
   スと前記論理アドレスレジスタの出力の一部分である空
   間内相対アドレスとを結合して前記ディレクトリ配列お
   よびデータ配列のアドレスと前記ディレクトリ配列のデ
   ィレクトリ部分とに使用する物理アドレスとする構成を
   有することを特徴とするキャッシュ装置。