JPS62197846A - アドレス変換装置 - Google Patents
アドレス変換装置Info
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- JPS62197846A JPS62197846A JP61039147A JP3914786A JPS62197846A JP S62197846 A JPS62197846 A JP S62197846A JP 61039147 A JP61039147 A JP 61039147A JP 3914786 A JP3914786 A JP 3914786A JP S62197846 A JPS62197846 A JP S62197846A
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- 238000013519 translation Methods 0.000 claims description 68
- 238000006243 chemical reaction Methods 0.000 abstract description 10
- 230000014616 translation Effects 0.000 description 60
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は情報処理システムにおけるアドレス変換装置に
関し、特に、アドレス変換ノ々ツファを用いるアドレス
変換装置に関する。
関し、特に、アドレス変換ノ々ツファを用いるアドレス
変換装置に関する。
（従来の技術）
従来、アドレス変換を行う、即ち、仮想記憶方式の情報
処理装置では、第２図に示すようにアドレス変換バッフ
ァ（ＴＬＢ） ９ ｉ備えている。このアドレス変換装
置では論理アドレス変換装置１０に入力された論理アド
レスの論理部（セグメント番号）ＬＬでＴＬＢ ９のエ
ントリ方向にアクセスし。
処理装置では、第２図に示すようにアドレス変換バッフ
ァ（ＴＬＢ） ９ ｉ備えている。このアドレス変換装
置では論理アドレス変換装置１０に入力された論理アド
レスの論理部（セグメント番号）ＬＬでＴＬＢ ９のエ
ントリ方向にアクセスし。
この結果、得られたページ番号（Ｌ２）と論理アドレス
の論理部（−！−ジ番号）Ｌ２とを比較器１１で比較し
て、ヒツト／ミスヒツトを検出し、ヒツト時には実アド
レスレノスタ１２から実部（芙ページアドレス）Ｒとベ
ーノ内アドレス（Ｄ）とが結合された実アドレスを送出
する。一方、ミスヒツト時は主記憶装置（図示せず）内
のアドレス変換表を上記のエントリーにロードしてから
、アドレス変換を行っている。
の論理部（−！−ジ番号）Ｌ２とを比較器１１で比較し
て、ヒツト／ミスヒツトを検出し、ヒツト時には実アド
レスレノスタ１２から実部（芙ページアドレス）Ｒとベ
ーノ内アドレス（Ｄ）とが結合された実アドレスを送出
する。一方、ミスヒツト時は主記憶装置（図示せず）内
のアドレス変換表を上記のエントリーにロードしてから
、アドレス変換を行っている。
（発明が解決しようとする問題点）
上述したように従来のＴＬＢ方式（アドレス変換方式）
では各エントリーごとにアドレス変換データの有効／無
効を示す有効ビット（ｖ）を持っている。このため、ア
ドレス変換表を読み出してから論理アドレスの論理部（
−！−ジ番号（ＬＤ）とアクセスの結果、得られたペー
ジ番号（Ｌ２）とを比較し。
では各エントリーごとにアドレス変換データの有効／無
効を示す有効ビット（ｖ）を持っている。このため、ア
ドレス変換表を読み出してから論理アドレスの論理部（
−！−ジ番号（ＬＤ）とアクセスの結果、得られたペー
ジ番号（Ｌ２）とを比較し。
ヒツト／ミスヒツトを検出している。ところがこのヒツ
ト／ミスヒツトを検出するパスが遅延時間上のネックに
なり、マシンサイクルを決定する大きな要因となってし
まう。また、 ＴＬＢを無効化する際には各エントリー
ごとの有効ビラトラ無効化する必要があり、この結果、
処理速度を低下させるという問題点がある。さらに、ミ
スヒツト時には、アドレス変換２７７丁の必要なエント
リーのみをロードしてくるので、ミスヒツトが多発する
と、メモリからアドレス変換バッファへのロードがひん
ばんに行われ、全体の処理速度が大きく低下するという
問題点がある。
ト／ミスヒツトを検出するパスが遅延時間上のネックに
なり、マシンサイクルを決定する大きな要因となってし
まう。また、 ＴＬＢを無効化する際には各エントリー
ごとの有効ビラトラ無効化する必要があり、この結果、
処理速度を低下させるという問題点がある。さらに、ミ
スヒツト時には、アドレス変換２７７丁の必要なエント
リーのみをロードしてくるので、ミスヒツトが多発する
と、メモリからアドレス変換バッファへのロードがひん
ばんに行われ、全体の処理速度が大きく低下するという
問題点がある。
（問題点を解決するための手段）
本発明は、同一容量のページに分割された論理アドレス
空間をページ単位に実アドレスにアドレス変換を行なう
アドレス変換装置、であって、上記の論理アドレス空間
は同数のページを持つ複数のの部分空間単位に対応して
複数に分割されたアドレス変換バッフ了ト、アドレス変
換バッファの分割単位ごとのアドレス変換表の有効性を
示す表示子とを備え、前記のアドレス変換バッファの内
容の無効化が前記表示子の制御によってアドレス変換バ
ッファの分割単位ごとに行われるようにしたことを特徴
としている。
空間をページ単位に実アドレスにアドレス変換を行なう
アドレス変換装置、であって、上記の論理アドレス空間
は同数のページを持つ複数のの部分空間単位に対応して
複数に分割されたアドレス変換バッフ了ト、アドレス変
換バッファの分割単位ごとのアドレス変換表の有効性を
示す表示子とを備え、前記のアドレス変換バッファの内
容の無効化が前記表示子の制御によってアドレス変換バ
ッファの分割単位ごとに行われるようにしたことを特徴
としている。
（実施例）
以下本発明について図面を参照して説明する。
第１図（ヰ本発明の一実施例を示すブロック図である。
第１図を参照して、論理アドレス空間は同数のページを
持つ複数の部分空間に分割されている。論理アドレスが
レジスタ１に入力され、論理アドレスの空間番号Ｓは信
号線１０１によってセレクタ５．セレクタ７、及びロー
ド／クリア制御回路６に送出される。アドレス変換バッ
ファ２は上述の部分空間単位に対応して複数に分割され
たアドレス変換バッファ部２−０〜２−７で構成されて
いる。即ち、アドレス変換バッファ２はすべての論理ア
ドレス空間に対するアドレス変換表の写しを保持してい
る。そして、論理アドレスのに−）番号Ｐは信号線１０
２によってアドレス変換バッファ２のアドレス変換バッ
ファ部２−０〜２−７に送出され、ページアドレスＤは
信号線１０３に゛よってレジスタ８に送出される。一方
、主記憶装置３からは信号線１０４によりロードデータ
がアドレス変換バッファ部２−０〜２−７に送出される
。
持つ複数の部分空間に分割されている。論理アドレスが
レジスタ１に入力され、論理アドレスの空間番号Ｓは信
号線１０１によってセレクタ５．セレクタ７、及びロー
ド／クリア制御回路６に送出される。アドレス変換バッ
ファ２は上述の部分空間単位に対応して複数に分割され
たアドレス変換バッファ部２−０〜２−７で構成されて
いる。即ち、アドレス変換バッファ２はすべての論理ア
ドレス空間に対するアドレス変換表の写しを保持してい
る。そして、論理アドレスのに−）番号Ｐは信号線１０
２によってアドレス変換バッファ２のアドレス変換バッ
ファ部２−０〜２−７に送出され、ページアドレスＤは
信号線１０３に゛よってレジスタ８に送出される。一方
、主記憶装置３からは信号線１０４によりロードデータ
がアドレス変換バッファ部２−０〜２−７に送出される
。
ページ番号Ｐによりアドレス変換バッファ部２−０〜２
−７から各１エントリが選択さｎ、信号線１０５によっ
てセレクタ７に送出さｎる。セレクタ７はアドレス変換
バッファ部２−０〜２−７から送出されたアドレスの実
部Ｒを空間番号Ｓによって一つ選択して信号線′１０６
を介してレジスタ８のＲ部に送出する。レジスタ４はレ
ジスタ部４−０〜４−７からなる８ビツトのレジスタで
あり、それぞれのレジスタ部４−０〜４−７はアドレス
変換バッファ部２−０〜２−７に対応し、有効なアドレ
ス変換データがアドレス変換バッファ２に入力されると
、ロード／クリア制御回路６によってレジスタ４の対応
するビット位置に値″１”がセットさｎる。一方、アド
レス変換バッファ部２−０〜２−７の内容が無効化され
たときは、同様にしてロード／クリア制御回路６により
レジスタ４の対応するビット位置に値“０″がセットさ
れる。
−７から各１エントリが選択さｎ、信号線１０５によっ
てセレクタ７に送出さｎる。セレクタ７はアドレス変換
バッファ部２−０〜２−７から送出されたアドレスの実
部Ｒを空間番号Ｓによって一つ選択して信号線′１０６
を介してレジスタ８のＲ部に送出する。レジスタ４はレ
ジスタ部４−０〜４−７からなる８ビツトのレジスタで
あり、それぞれのレジスタ部４−０〜４−７はアドレス
変換バッファ部２−０〜２−７に対応し、有効なアドレ
ス変換データがアドレス変換バッファ２に入力されると
、ロード／クリア制御回路６によってレジスタ４の対応
するビット位置に値″１”がセットさｎる。一方、アド
レス変換バッファ部２−０〜２−７の内容が無効化され
たときは、同様にしてロード／クリア制御回路６により
レジスタ４の対応するビット位置に値“０″がセットさ
れる。
レジスタ４の出力は信号線１０７によってセレクタ５に
出力され、セレクタ５は空間番号Ｓにより、レジスタ４
の出力から１ビツトを選択し、ヒツト／ミスヒツト信号
としてロード／クリア制御回路６に送出する。
出力され、セレクタ５は空間番号Ｓにより、レジスタ４
の出力から１ビツトを選択し、ヒツト／ミスヒツト信号
としてロード／クリア制御回路６に送出する。
ロード／クリア制御回路６はミスヒツト時にはリクエス
トを抑止し、ミスヒツトが発生したアドレス変換バッフ
ァ２の分割単位にアドレス変換データのロードを主記憶
装置３に指示し、また、信号縁１０９によりレジスタ４
の対応するビットに値″１”をセットする。一方、アド
レス変換・々７フア２の内容が無効化された時は空間番
号Ｓにニジクリアするアドレス変換バッファ部２−０〜
２−７を選択し、対応するレジスタ４の内容を信号勝１
０９により値″０”にセットする。
トを抑止し、ミスヒツトが発生したアドレス変換バッフ
ァ２の分割単位にアドレス変換データのロードを主記憶
装置３に指示し、また、信号縁１０９によりレジスタ４
の対応するビットに値″１”をセットする。一方、アド
レス変換・々７フア２の内容が無効化された時は空間番
号Ｓにニジクリアするアドレス変換バッファ部２−０〜
２−７を選択し、対応するレジスタ４の内容を信号勝１
０９により値″０”にセットする。
ここで、空間番号Ｓを３ビツト、ページ番号Ｐを９ビツ
ト、即ち、アドレス変換バッファ２のエントリ数は５１
２Ｘ８＝４０９６エントリ、アドレスの実部Ｒを９ビツ
ト、ページ内アドレスＤを１２ビツトとして、アドレス
変換装置の動作を説明する。
ト、即ち、アドレス変換バッファ２のエントリ数は５１
２Ｘ８＝４０９６エントリ、アドレスの実部Ｒを９ビツ
ト、ページ内アドレスＤを１２ビツトとして、アドレス
変換装置の動作を説明する。
いま、空間番号Ｓ＝４．ページ番号Ｐ＝１４６゜４−ジ
内アドレスＤ＝２７４８である論理アドレスがレジスタ
１に入力されると、アドレス変換バッファ部２−０〜２
−７からそれぞれＰ＝１４６に対応するアドレスの実部
ＲＯ−Ｒ７が読出される。そして、Ｓ＝４に対応したＲ
４がセレクタ７で選択され、レジスタ８のＲ部にセット
される。
内アドレスＤ＝２７４８である論理アドレスがレジスタ
１に入力されると、アドレス変換バッファ部２−０〜２
−７からそれぞれＰ＝１４６に対応するアドレスの実部
ＲＯ−Ｒ７が読出される。そして、Ｓ＝４に対応したＲ
４がセレクタ７で選択され、レジスタ８のＲ部にセット
される。
一方ページ内アドレスＤ＝２７４８は直接レジスタ８の
Ｄ部に入力される。いま、Ｒ４＝２３９とすると、レジ
スタ８からは値２３９２７４８が実アドレスとして出力
される。いま、レジスタ４の値が”１０１０１１１１”
であるとすると、レジスタ部４−４は値”１”であるの
で、セレクタ５で値″１″が選択されて、ロード／クリ
ア制御回路６にヒツト信号として報告され、上記の実ア
ドレスは有効であることがわかる。
Ｄ部に入力される。いま、Ｒ４＝２３９とすると、レジ
スタ８からは値２３９２７４８が実アドレスとして出力
される。いま、レジスタ４の値が”１０１０１１１１”
であるとすると、レジスタ部４−４は値”１”であるの
で、セレクタ５で値″１″が選択されて、ロード／クリ
ア制御回路６にヒツト信号として報告され、上記の実ア
ドレスは有効であることがわかる。
次にＳ＝３ 、Ｐ＝１４６ 、Ｄ＝２７４８である論理
アドレスがレジスタ１に入力されると、同様にして、Ｓ
＝３に対応したアドレス変換バッファ部４−３に対応す
るアドレスの実部Ｒ３がセレクタ７によって読み出され
る。ここで、Ｒ３＝４９５とすれば、値４９５２７４８
なる実アドレスがレジスタ８から出力される。このとき
、レジスタの１直は１０１０１１１”であるから、即ち
、レジスタ部４−４は値″０”であるから、セレクタ５
からは値“０”がミスヒツト信号として、ロード／クリ
ア制御回路６に出力される。ミスヒツト信号を受けたロ
ード／クリア制御回路６は上記の実アドレスに対するリ
クエストを抑止し、アドレス変換２２７７部２−３の全
エントリに対するアドレス変換データの〒括ロードを主
記憶装置３に指示する。アドレス変換データのロードが
終了すると、ロード／クリア制御回路６はレジスタ部４
−３に値″１″を書き込み、アドレス変換バッファ部２
−３が有効になったことを示し、リクエストの抑止を解
除する。
アドレスがレジスタ１に入力されると、同様にして、Ｓ
＝３に対応したアドレス変換バッファ部４−３に対応す
るアドレスの実部Ｒ３がセレクタ７によって読み出され
る。ここで、Ｒ３＝４９５とすれば、値４９５２７４８
なる実アドレスがレジスタ８から出力される。このとき
、レジスタの１直は１０１０１１１”であるから、即ち
、レジスタ部４−４は値″０”であるから、セレクタ５
からは値“０”がミスヒツト信号として、ロード／クリ
ア制御回路６に出力される。ミスヒツト信号を受けたロ
ード／クリア制御回路６は上記の実アドレスに対するリ
クエストを抑止し、アドレス変換２２７７部２−３の全
エントリに対するアドレス変換データの〒括ロードを主
記憶装置３に指示する。アドレス変換データのロードが
終了すると、ロード／クリア制御回路６はレジスタ部４
−３に値″１″を書き込み、アドレス変換バッファ部２
−３が有効になったことを示し、リクエストの抑止を解
除する。
ここで、主記憶上のアドレス変換テーブルの内容が書き
かえられた場合について説明する。
かえられた場合について説明する。
に
いま、アドレス変換バッファ部２−７に対応しているア
ドレス変換テーブルの内容が書きかえられたとすると、
レジスターの空間番号Ｓに値６が入力され、ロード／ク
リア制御回路６はアドレス変換バッファ部２−６が無効
化さｎたことを知る。
ドレス変換テーブルの内容が書きかえられたとすると、
レジスターの空間番号Ｓに値６が入力され、ロード／ク
リア制御回路６はアドレス変換バッファ部２−６が無効
化さｎたことを知る。
このとき、ロード／クリア制御回路６は対応するレジス
タ部４−６に値”０”をセットし、アドレス変換バッフ
ァ部２−６が無効化されたことを知らせる。その後、ア
ドレス変換バッファ部２−６に対するアクセスが発生す
ると、レジスタ部４−６は値″Ｏ″であるから、ミスヒ
ツトとなる。そして。
タ部４−６に値”０”をセットし、アドレス変換バッフ
ァ部２−６が無効化されたことを知らせる。その後、ア
ドレス変換バッファ部２−６に対するアクセスが発生す
ると、レジスタ部４−６は値″Ｏ″であるから、ミスヒ
ツトとなる。そして。
以後の動作は上述のミスヒツト時の動作と同様に行なわ
れる。
れる。
このように、ヒツト／ミスヒツトの検出はレジスタ４の
出力をセレクタ５で選択することによって行なわれるの
で、従来のように有効ピッ）ｋアドレス変換バッファか
ら読み出して検出するというパスが存在せず、マシンサ
イクル上のネックにはならない。またアドレス変換バッ
ファの内容を無効化する場合、アドレス変換バッファの
各エントリごとに有効ピッ）ｋ持っているのではなく。
出力をセレクタ５で選択することによって行なわれるの
で、従来のように有効ピッ）ｋアドレス変換バッファか
ら読み出して検出するというパスが存在せず、マシンサ
イクル上のネックにはならない。またアドレス変換バッ
ファの内容を無効化する場合、アドレス変換バッファの
各エントリごとに有効ピッ）ｋ持っているのではなく。
有効ビットをアドレス変換バッファの分割単位ごとに１
ビット持っているだけなので、アドレス変換バッファの
無効化を非常に高速に行なうことができる。
ビット持っているだけなので、アドレス変換バッファの
無効化を非常に高速に行なうことができる。
（発明の効果）
以上説明したように１本発明では全論理空間に対するア
ドレス変換バッファを備え、かつ等容量に分割さ扛たア
ドレス変換バッファに対する有効性を示す表示子を独立
して設け、しかもこの表示子をクリアする機能を併せ持
つことによシ、マシンサイクル上のネックにならずにヒ
ツト／ミスヒツトを検出できるのでマシンサイクルの向
上を図ることができる。また、主記憶装置上のアドレス
変換データが書きかえられてアドレス変換バッファを無
効化する場合、各エントリごとに有効ビットを無効化す
る必要がなく、従って、非常に高速にアドレス変換バッ
ファの無効化を行なうことができる。よって処理速度の
向上を図ることができるという効果がある。
ドレス変換バッファを備え、かつ等容量に分割さ扛たア
ドレス変換バッファに対する有効性を示す表示子を独立
して設け、しかもこの表示子をクリアする機能を併せ持
つことによシ、マシンサイクル上のネックにならずにヒ
ツト／ミスヒツトを検出できるのでマシンサイクルの向
上を図ることができる。また、主記憶装置上のアドレス
変換データが書きかえられてアドレス変換バッファを無
効化する場合、各エントリごとに有効ビットを無効化す
る必要がなく、従って、非常に高速にアドレス変換バッ
ファの無効化を行なうことができる。よって処理速度の
向上を図ることができるという効果がある。
第１図は本発明によるアドレス変換装置の一実施例を示
すブロック図、第２図は従来のアドレス変換装置の一例
を示す図である。 １・・・論理アドレスレジスタ、２・・・アドレス変換
バッファ、３・・・主記憶装置、４・・・有効レジスタ
。 ５．７・・・セレクタ、６・・・ロード／クリア制御装
置。 ８・・・実アドレスレジスタ。 実アドレス 第２図
すブロック図、第２図は従来のアドレス変換装置の一例
を示す図である。 １・・・論理アドレスレジスタ、２・・・アドレス変換
バッファ、３・・・主記憶装置、４・・・有効レジスタ
。 ５．７・・・セレクタ、６・・・ロード／クリア制御装
置。 ８・・・実アドレスレジスタ。 実アドレス 第２図
Claims (1)
- １、同一容量のページに分割された論理アドレス空間を
ページ単位に実アドレスにアドレス変換を行うアドレス
変換装置において、前記アドレス空間は同数のページを
持つ複数の部分空間に分割されており、すべての論理ア
ドレス空間に対するアドレス変換表の写しを保持し、前
記部分空間単位に対応して複数に分割されたアドレス変
換バッファと、該アドレス変換バッファの分割単位ごと
のアドレス変換表の有効性を示す表示子とを有し、前記
アドレス変換バッファの内容の無効化が前記表示子の制
御によって前記アドレス変換バッファの分割単位ごとに
行われるようにしたことを特徴とするアドレス変換装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61039147A JPH0679295B2 (ja) | 1986-02-26 | 1986-02-26 | アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61039147A JPH0679295B2 (ja) | 1986-02-26 | 1986-02-26 | アドレス変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62197846A true JPS62197846A (ja) | 1987-09-01 |
| JPH0679295B2 JPH0679295B2 (ja) | 1994-10-05 |
Family
ID=12544993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61039147A Expired - Lifetime JPH0679295B2 (ja) | 1986-02-26 | 1986-02-26 | アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0679295B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428757A (en) * | 1987-07-24 | 1989-01-31 | Hitachi Ltd | Address converting buffer control system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755581A (en) * | 1980-09-19 | 1982-04-02 | Nippon Telegr & Teleph Corp <Ntt> | Address converting system |
-
1986
- 1986-02-26 JP JP61039147A patent/JPH0679295B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755581A (en) * | 1980-09-19 | 1982-04-02 | Nippon Telegr & Teleph Corp <Ntt> | Address converting system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428757A (en) * | 1987-07-24 | 1989-01-31 | Hitachi Ltd | Address converting buffer control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0679295B2 (ja) | 1994-10-05 |
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