JPH0644251B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPH0644251B2 JPH0644251B2 JP61200186A JP20018686A JPH0644251B2 JP H0644251 B2 JPH0644251 B2 JP H0644251B2 JP 61200186 A JP61200186 A JP 61200186A JP 20018686 A JP20018686 A JP 20018686A JP H0644251 B2 JPH0644251 B2 JP H0644251B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1081—Address translation for peripheral access to main memory, e.g. direct memory access [DMA]
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関し，特に入出力処理方式に
特徴を有するデータ処理装置に関するものである。
特徴を有するデータ処理装置に関するものである。
従来データ処理装置において，チャネルのダイナミック
アドレス変換（チャネルDAT（Dynamic Address Transla
tion））を行なう上で，チャネルプログラムの読出し，
解読，データアドレスの計算及び論理アドレスから物理
アドレスへの変換（または変換要求）を行なうのは全て
入出力処理装置の責任であった。また，変換後の物理ア
ドレスを用いて行なうデータ転送に当っての物理アドレ
スやデータカウントの管理及びページ越検出や処理デー
タチェイン処理も入出力処理装置に与えられた機能であ
った。
アドレス変換（チャネルDAT（Dynamic Address Transla
tion））を行なう上で，チャネルプログラムの読出し，
解読，データアドレスの計算及び論理アドレスから物理
アドレスへの変換（または変換要求）を行なうのは全て
入出力処理装置の責任であった。また，変換後の物理ア
ドレスを用いて行なうデータ転送に当っての物理アドレ
スやデータカウントの管理及びページ越検出や処理デー
タチェイン処理も入出力処理装置に与えられた機能であ
った。
上述した従来のデータ処理装置におけるチャネルDAT方
式では，チャネルコマンドの解読やデータアドレス計算
は入出力処理装置の負担配下に有る全チャネルのサービ
スを１台のプロセッサで集中的に行なう為，ページ越処
理やデータチェイン処理の様に緊急性の高い処理が直列
的にしかサービスされない為，オーバーランが発生し易
かった。従ってこれを避けるためには処理の高速化或い
は多重割込みなどの複雑な制御が必要であった。
式では，チャネルコマンドの解読やデータアドレス計算
は入出力処理装置の負担配下に有る全チャネルのサービ
スを１台のプロセッサで集中的に行なう為，ページ越処
理やデータチェイン処理の様に緊急性の高い処理が直列
的にしかサービスされない為，オーバーランが発生し易
かった。従ってこれを避けるためには処理の高速化或い
は多重割込みなどの複雑な制御が必要であった。
従って本発明は複雑な制御を要しないチャネルDAT方式
を実現できるデータ処理装置を得ようとするものであ
る。
を実現できるデータ処理装置を得ようとするものであ
る。
本発明によれば，第１のバスに接続された中央処理装置
と，前記第１のバスに接続されチャネルプログラムを格
納している主記憶装置と，第２のバスに接続されおのお
の入出力装置を制御する複数の周辺制御装置と，前記第
１のバス，第２のバス，中央処理装置，主記憶装置及び
周辺制御装置に接続する入出力処理装置から成るデータ
処理装置であって，前記周辺制御装置が，前記入出力処
理装置へ前記第２のバスを介してチャネルプログラムの
取出しを要求する手段，前記要求に応じて受取ったチャ
ネルプログラムがデータ転送を指示する場合には，さら
にチャネルプログラムに含まれる論理アドレスを物理ア
ドレスへ変換する変換要求を前記第２のバスを介して行
なう手段及び前記第２のバス上に前記変換された物理ア
ドレスもしくはデータが設定されればこれを取り込み，
物理アドレスを取り込んだときはこの物理アドレスによ
り前記主記憶装置との間で転送するデータを前記第２の
バスに送出する手段を有し，前記入出力処理装置が，前
記周辺制御装置からの要求に応じて，前記チャネルプロ
グラムの取出しまたは前記論理アドレスから物理アドレ
スへの変換を前記第１のバス以外の信号線を用いて前記
中央処理装置へ依頼する手段及び前記第１のバス上の物
理アドレス情報又はデータを前記第２のバス上へ設定し
又この逆を行う手段を有し，前記中央処理装置が，前記
依頼に応じ前記論理アドレスを物理アドレスへ変換する
手段及び変換後の物理アドレスにより前記第１のバスを
用いて前記主記憶装置をアクセスする手段を有するデー
タ処理装置が得られる。
と，前記第１のバスに接続されチャネルプログラムを格
納している主記憶装置と，第２のバスに接続されおのお
の入出力装置を制御する複数の周辺制御装置と，前記第
１のバス，第２のバス，中央処理装置，主記憶装置及び
周辺制御装置に接続する入出力処理装置から成るデータ
処理装置であって，前記周辺制御装置が，前記入出力処
理装置へ前記第２のバスを介してチャネルプログラムの
取出しを要求する手段，前記要求に応じて受取ったチャ
ネルプログラムがデータ転送を指示する場合には，さら
にチャネルプログラムに含まれる論理アドレスを物理ア
ドレスへ変換する変換要求を前記第２のバスを介して行
なう手段及び前記第２のバス上に前記変換された物理ア
ドレスもしくはデータが設定されればこれを取り込み，
物理アドレスを取り込んだときはこの物理アドレスによ
り前記主記憶装置との間で転送するデータを前記第２の
バスに送出する手段を有し，前記入出力処理装置が，前
記周辺制御装置からの要求に応じて，前記チャネルプロ
グラムの取出しまたは前記論理アドレスから物理アドレ
スへの変換を前記第１のバス以外の信号線を用いて前記
中央処理装置へ依頼する手段及び前記第１のバス上の物
理アドレス情報又はデータを前記第２のバス上へ設定し
又この逆を行う手段を有し，前記中央処理装置が，前記
依頼に応じ前記論理アドレスを物理アドレスへ変換する
手段及び変換後の物理アドレスにより前記第１のバスを
用いて前記主記憶装置をアクセスする手段を有するデー
タ処理装置が得られる。
次に本発明について図面を参照して説明する。
第１図に本発明の一実施例のシステム構成を示す。はじ
めに構成の概要を説明すると，１は主記憶装置，２は第
１のバス（メモリバス），８は中央処理装置，９は入出
力処理装置，９−１はマイクロプログラムにより制御さ
れるマイクロプロセッサ部，９−２はマイクロプログラ
ムとは非同期にデータを転送するデータ転送制御部，１
１は第２のバス（Ｉ／Ｏバス），１２，１３，１４は周
辺制御装置，１５，１６，１７は入出力装置である磁気
ディスク，磁気テープ，表示装置である。
めに構成の概要を説明すると，１は主記憶装置，２は第
１のバス（メモリバス），８は中央処理装置，９は入出
力処理装置，９−１はマイクロプログラムにより制御さ
れるマイクロプロセッサ部，９−２はマイクロプログラ
ムとは非同期にデータを転送するデータ転送制御部，１
１は第２のバス（Ｉ／Ｏバス），１２，１３，１４は周
辺制御装置，１５，１６，１７は入出力装置である磁気
ディスク，磁気テープ，表示装置である。
次にこの装置の構成の詳細と装置の動作を説明する。先
ず，中央処理装置８は主記憶装置１中にチャネルプログ
ラムを作成・格納し，入出力動作の開始を指示する命令
（コネクト命令）を発行して入出力制御装置９に送る。
入出力制御装置において入出力要求は，一旦待行列に入
れられ実行待入出力要求の存在する事が第２のバス１１
を通じて該当する周辺制御装置へ知らされる（本例では
装置１２に対し起動指示が出されたものとして説明す
る）。周辺制御装置１２は起動指示に応じてバス１１と
制御線１２-ａに依り入出力処理装置９のマイクロプロ
セッサ部９−１にチャネル番号と第１チャネルコマンド
を要求するコード（サービスコード）を送出する。
ず，中央処理装置８は主記憶装置１中にチャネルプログ
ラムを作成・格納し，入出力動作の開始を指示する命令
（コネクト命令）を発行して入出力制御装置９に送る。
入出力制御装置において入出力要求は，一旦待行列に入
れられ実行待入出力要求の存在する事が第２のバス１１
を通じて該当する周辺制御装置へ知らされる（本例では
装置１２に対し起動指示が出されたものとして説明す
る）。周辺制御装置１２は起動指示に応じてバス１１と
制御線１２-ａに依り入出力処理装置９のマイクロプロ
セッサ部９−１にチャネル番号と第１チャネルコマンド
を要求するコード（サービスコード）を送出する。
第２図はチャネルプログラムの形式を示す図である。周
辺制御装置１２からの要求はマイクロプロセッサ部９−
１内のリクエスト制御回路７で優先度の判定を受け，最
高優先度の要求元からのサービスコードを第２のバス１
１，信号線７−ｂを介して受信した後，リクエスト制御
回路７でサービスコードを解読し，適当な割込みを割込
み要求信号線７−ａを用いてマイクロプログラム制御部
４に割込みを発生させる。割込みに依り始動したマイク
ロプロセッサはチャネルプログラム格納領域の論理アド
レスで記述された先頭アドレス（本例ではワード＃４の
アドレス）を演算装置３に指示し論理アドレスレジスタ
３−１へセットし，メモリ読出しコマンドをコマンドレ
ジスタ３−２へセットし，中央処理装置８へ論理アドレ
スから物理アドレスへの変換及びメモリアクセスを依頼
する。
辺制御装置１２からの要求はマイクロプロセッサ部９−
１内のリクエスト制御回路７で優先度の判定を受け，最
高優先度の要求元からのサービスコードを第２のバス１
１，信号線７−ｂを介して受信した後，リクエスト制御
回路７でサービスコードを解読し，適当な割込みを割込
み要求信号線７−ａを用いてマイクロプログラム制御部
４に割込みを発生させる。割込みに依り始動したマイク
ロプロセッサはチャネルプログラム格納領域の論理アド
レスで記述された先頭アドレス（本例ではワード＃４の
アドレス）を演算装置３に指示し論理アドレスレジスタ
３−１へセットし，メモリ読出しコマンドをコマンドレ
ジスタ３−２へセットし，中央処理装置８へ論理アドレ
スから物理アドレスへの変換及びメモリアクセスを依頼
する。
中央処理装置８においては，論理アドレス3-1の内容を
アドレス変換バッファ装置部10-１を参照して物理アド
レスへ変換し物理アドレスレジスタ10-２へセットす
る。同時にメモリコマンドレジスタ10-３へもコマンド
レジスタ３−２の内容を形式変換（第１のバス上のコマ
ンド形式に合致せしめる為）しセットする。アドレス変
換バッファ部10-１はメモリリクエスト（図示せず）を
主記憶装置１へ送出し主記憶装置からのアクセプト信号
（図示せず）を待って，アドレスバス２−ａ上へ物理ア
ドレスレジスタ10-２のアドレスを送出し，コマンドバ
ス２−ｂ上にメモリコマンドレジスタ10-３の内容を送
出し，主記憶装置１からチャネルプログラムワード＃４
のデータがデータバス２−ｃ上へ現れたタイミングで，
アドレス変換用の制御回路10-４から入出力処理装置の
データ転送制御部９−２の読出しデータバッファ５−３
へデータの取込みを指示する。データバス２−ｃ上のデ
ータは読出バッファ５−３へ格納される。
アドレス変換バッファ装置部10-１を参照して物理アド
レスへ変換し物理アドレスレジスタ10-２へセットす
る。同時にメモリコマンドレジスタ10-３へもコマンド
レジスタ３−２の内容を形式変換（第１のバス上のコマ
ンド形式に合致せしめる為）しセットする。アドレス変
換バッファ部10-１はメモリリクエスト（図示せず）を
主記憶装置１へ送出し主記憶装置からのアクセプト信号
（図示せず）を待って，アドレスバス２−ａ上へ物理ア
ドレスレジスタ10-２のアドレスを送出し，コマンドバ
ス２−ｂ上にメモリコマンドレジスタ10-３の内容を送
出し，主記憶装置１からチャネルプログラムワード＃４
のデータがデータバス２−ｃ上へ現れたタイミングで，
アドレス変換用の制御回路10-４から入出力処理装置の
データ転送制御部９−２の読出しデータバッファ５−３
へデータの取込みを指示する。データバス２−ｃ上のデ
ータは読出バッファ５−３へ格納される。
以上でチャネルコマンド第１語の読出しは完了し，入出
力処理装置のマイクロプロセッサ部9-1は論理アドレス
レジスタ３−１の内容を＋４したのち，前記と同一の操
作で，チャネルコマンド第２語（ワード＃５）の読出し
を行なう。以上２回のメモリアクセス依頼で読出しバッ
ファ５−３にはチャネルコマンド第１，２語が格納され
る。次に入出力処理装置のデータ転送制御部９−２では
読出しデータバッファ５−３に格納されているデータを
選択回路６に依り選択して第２のバス１１上へ設定し，
要求元周辺制御装置１２へ送出する。以上で，周辺制御
装置からのチャネルプログラム第１エントリの読出要求
は完結する。
力処理装置のマイクロプロセッサ部9-1は論理アドレス
レジスタ３−１の内容を＋４したのち，前記と同一の操
作で，チャネルコマンド第２語（ワード＃５）の読出し
を行なう。以上２回のメモリアクセス依頼で読出しバッ
ファ５−３にはチャネルコマンド第１，２語が格納され
る。次に入出力処理装置のデータ転送制御部９−２では
読出しデータバッファ５−３に格納されているデータを
選択回路６に依り選択して第２のバス１１上へ設定し，
要求元周辺制御装置１２へ送出する。以上で，周辺制御
装置からのチャネルプログラム第１エントリの読出要求
は完結する。
周辺制御装置１２では読込んだチャネルコマンドを解読
し，アドレス変換が必要なコマンドであるならば，前述
と同様の手順で，バス１１上へ変換を依頼する論理アド
レスと変換要求を示すサービスコードを乗せて入出力処
理装置９へ要求する。入出力処理装置においてもさきと
同様に優先度判定が実施され，割込みが発生する。そし
て論理アドレスレジスタ３−１へは周辺制御装置１２か
ら送られた論理アドレスが設定され，コマンドレジスタ
３−２にはアドレス変換のみを指示するコマンドが設定
され，中央処理装置８に対して依頼を行なう。中央処理
装置８で変換された物理アドレスがアドレスバス２−ａ
上に現れた時点で，入出力処理装置のデータ転送制御部
は物理アドレスを絶対アドレスレジスタ５−４へ取り込
む（取り込み指示はやはり中央処理装置８から出され
る。）。入出力処理装置９は選択回路６に依り今度は絶
対アドレスレジスタ５−４を第１のバス１１へ設定し，
周辺制御装置１２（要求元）へ返すことに依りアドレス
変換要求動作は完結する。
し，アドレス変換が必要なコマンドであるならば，前述
と同様の手順で，バス１１上へ変換を依頼する論理アド
レスと変換要求を示すサービスコードを乗せて入出力処
理装置９へ要求する。入出力処理装置においてもさきと
同様に優先度判定が実施され，割込みが発生する。そし
て論理アドレスレジスタ３−１へは周辺制御装置１２か
ら送られた論理アドレスが設定され，コマンドレジスタ
３−２にはアドレス変換のみを指示するコマンドが設定
され，中央処理装置８に対して依頼を行なう。中央処理
装置８で変換された物理アドレスがアドレスバス２−ａ
上に現れた時点で，入出力処理装置のデータ転送制御部
は物理アドレスを絶対アドレスレジスタ５−４へ取り込
む（取り込み指示はやはり中央処理装置８から出され
る。）。入出力処理装置９は選択回路６に依り今度は絶
対アドレスレジスタ５−４を第１のバス１１へ設定し，
周辺制御装置１２（要求元）へ返すことに依りアドレス
変換要求動作は完結する。
周辺制御装置１２は上記の物理アドレスによりデータ転
送を行うが，このデータ転送は入出力処理装置のマイク
ロプロセッサ部９−１は介在せずに行なわれる。すなわ
ち，周辺制御装置１２が主記憶装置１からデータを読み
出す場合，先ず制御線12-ａに依り入出力処理装置９内
のリクエスト制御回路７に要求を出すと共に，線12-ｄ
により第２のバス１１上へ前に入出力処理装置９より受
取った物理アドレス（即ち主記憶アドレス）と主記憶ア
クセスコマンド（今の場合，読出しを指示する）を送出
する。第２のバス１１上のアドレスはアドレスバッファ
２１内に，主記憶アクセスコマンドはコマンドバッファ
２２内に一旦格納される。
送を行うが，このデータ転送は入出力処理装置のマイク
ロプロセッサ部９−１は介在せずに行なわれる。すなわ
ち，周辺制御装置１２が主記憶装置１からデータを読み
出す場合，先ず制御線12-ａに依り入出力処理装置９内
のリクエスト制御回路７に要求を出すと共に，線12-ｄ
により第２のバス１１上へ前に入出力処理装置９より受
取った物理アドレス（即ち主記憶アドレス）と主記憶ア
クセスコマンド（今の場合，読出しを指示する）を送出
する。第２のバス１１上のアドレスはアドレスバッファ
２１内に，主記憶アクセスコマンドはコマンドバッファ
２２内に一旦格納される。
マイクロプロセッサ部のリクエスト制御回路７は周辺制
御装置１２からの要求に応じ，アドレスバッファ２１の
内容をアドレスバス２−ａへ，コマンドバッファ２２の
内容をコマンドバス２−ｃへ乗せ，主記憶アクセス要求
信号線７−ｃにより主記憶装置１へデータの読出しを要
求し，主記憶装置１がデータバス２−ｂ上へデータを送
出したタイミングで出力データバッファ20-２への取込
みを指示する。更に出力データバッファ20-２へ格納さ
れたデータは線20-2dを介して第２のバス１１上へ出力
され，周辺制御装置１２は線12-dを介してデータを取込
む。以上で１回の出力データ転送は終了する。この動作
は，周辺制御装置が必要な量（チャネルプログラムで指
示される）のデータを取込むまで繰返し実行される。
御装置１２からの要求に応じ，アドレスバッファ２１の
内容をアドレスバス２−ａへ，コマンドバッファ２２の
内容をコマンドバス２−ｃへ乗せ，主記憶アクセス要求
信号線７−ｃにより主記憶装置１へデータの読出しを要
求し，主記憶装置１がデータバス２−ｂ上へデータを送
出したタイミングで出力データバッファ20-２への取込
みを指示する。更に出力データバッファ20-２へ格納さ
れたデータは線20-2dを介して第２のバス１１上へ出力
され，周辺制御装置１２は線12-dを介してデータを取込
む。以上で１回の出力データ転送は終了する。この動作
は，周辺制御装置が必要な量（チャネルプログラムで指
示される）のデータを取込むまで繰返し実行される。
入力データ転送の場合には，第２のバス１１上へ物理ア
ドレスと主記憶書込みを示す主記憶アクセスコマンドに
引続き書込みデータが送出され，入力データバッファ20
-１へ格納される。リクエスト制御回路７は，前述と同
様に，アドレスバス２−ａへアドレスバッファ２１の内
容をデータバス２−ｃへ入力データバッファ20-１のデ
ータを，コマンドバス２−ｂへコマンドバッファ２２の
内容を乗せて主記憶アクセス要求信号線７−ｃにより主
記憶装置１への書込みを要求し，データバス２−ｃのデ
ータがアドレスバス２−ａの位置（主記憶内）に書込ま
れ，１回の入力データ転送は終了する。
ドレスと主記憶書込みを示す主記憶アクセスコマンドに
引続き書込みデータが送出され，入力データバッファ20
-１へ格納される。リクエスト制御回路７は，前述と同
様に，アドレスバス２−ａへアドレスバッファ２１の内
容をデータバス２−ｃへ入力データバッファ20-１のデ
ータを，コマンドバス２−ｂへコマンドバッファ２２の
内容を乗せて主記憶アクセス要求信号線７−ｃにより主
記憶装置１への書込みを要求し，データバス２−ｃのデ
ータがアドレスバス２−ａの位置（主記憶内）に書込ま
れ，１回の入力データ転送は終了する。
データ転送が終了すると，次のチャネルコマンドの読出
しとアドレス変換が再び行なわれ，実行が進んで行く。
しとアドレス変換が再び行なわれ，実行が進んで行く。
チャネルプログラムが終了すると，周辺制御装置１２は
入出力処理装置９へ終了状況を示す情報と共に予定のサ
ービスコードを第２のバスを用いて送る。入出力処理装
置９は該サービスコードに応じて主記憶装置１中に終了
報告メッセージを作成し，中央処理装置８に対しソフト
ウェアへの通知を依頼する。以上で一連のチャネルプロ
グラムの実行は終了する。
入出力処理装置９へ終了状況を示す情報と共に予定のサ
ービスコードを第２のバスを用いて送る。入出力処理装
置９は該サービスコードに応じて主記憶装置１中に終了
報告メッセージを作成し，中央処理装置８に対しソフト
ウェアへの通知を依頼する。以上で一連のチャネルプロ
グラムの実行は終了する。
第３図は今まで説明して来た各装置の動作の関連を示し
たものである。
たものである。
以上説明したように本発明は，データの論理アドレスの
管理を入出力処理装置が集中的に管理するのではなく，
各周辺制御装置へ分散することにより，入出力処理装置
の負荷を軽減して入出力処理の並列性を高め，多数の入
出力装置の制御を効率良く行えると言う効果がある。
管理を入出力処理装置が集中的に管理するのではなく，
各周辺制御装置へ分散することにより，入出力処理装置
の負荷を軽減して入出力処理の並列性を高め，多数の入
出力装置の制御を効率良く行えると言う効果がある。
第１図は本発明の一実施例の構成を示す図，第２図はチ
ャネルプログラムの形式を示す図，第３図は第１図の装
置の各部装置の動作の関連を示す図である。 記号の説明：１は主記憶装置，２は第１のバス（メモリ
バス），３は演算装置部，３−１は論理アドレスレジス
タ，３−２はコマンドレジスタ，４はマイクロプログラ
ム制御部，５−１はデータバス制御回路，４−１は制御
記憶，４−２はマイクロ命令レジスタ，５−１は制御記
憶，５−２は書込みデータバッファ，５−３は読出しデ
ータバッファ，５−４は絶対アドレスレジスタ，６は選
択回路，７はリクエスト制御回路，８は中央処理装置，
９は入出力処理装置，９−１はマイクロプロセッサ部，
９−２はデータ転送制御部，９−３は内部データバス，
10-１はアドレス変換バッファ装置部，10-２は物理アド
レスレジスタ，10-3はメモリコマンドレジスタ，10-４
は制御回路，１１は第２のバス（Ｉ／Ｏバス），１２〜
１４は周辺制御装置，20-１は入力データバッファ，20-
２は出力データバッファ，20-３はデータバス制御回
路，２１はアドレスバッファ，２２はコマンドバッファ
をそれぞれあらわしている。
ャネルプログラムの形式を示す図，第３図は第１図の装
置の各部装置の動作の関連を示す図である。 記号の説明：１は主記憶装置，２は第１のバス（メモリ
バス），３は演算装置部，３−１は論理アドレスレジス
タ，３−２はコマンドレジスタ，４はマイクロプログラ
ム制御部，５−１はデータバス制御回路，４−１は制御
記憶，４−２はマイクロ命令レジスタ，５−１は制御記
憶，５−２は書込みデータバッファ，５−３は読出しデ
ータバッファ，５−４は絶対アドレスレジスタ，６は選
択回路，７はリクエスト制御回路，８は中央処理装置，
９は入出力処理装置，９−１はマイクロプロセッサ部，
９−２はデータ転送制御部，９−３は内部データバス，
10-１はアドレス変換バッファ装置部，10-２は物理アド
レスレジスタ，10-3はメモリコマンドレジスタ，10-４
は制御回路，１１は第２のバス（Ｉ／Ｏバス），１２〜
１４は周辺制御装置，20-１は入力データバッファ，20-
２は出力データバッファ，20-３はデータバス制御回
路，２１はアドレスバッファ，２２はコマンドバッファ
をそれぞれあらわしている。
Claims (1)
- 【請求項１】第１のバスに接続された中央処理装置と，
前記第１のバスに接続されチャネルプログラムを格納し
ている主記憶装置と，第２のバスに接続されおのおの入
出力装置を制御する複数の周辺制御装置と，前記第１の
バス，第２のバス，中央処理装置，主記憶装置及び周辺
制御装置に接続する入出力処理装置から成るデータ処理
装置であって， 前記周辺制御装置が，前記入出力処理装置へ前記第２の
バスを介してチャネルプログラムの取出しを要求する手
段，前記要求に応じて受取ったチャネルプログラムがデ
ータ転送を指示する場合には，さらにチャネルプログラ
ムに含まれる論理アドレスを物理アドレスへ変換する変
換要求を前記第２のバスを介して行なう手段及び前記第
２のバス上に前記変換された物理アドレスもしくはデー
タが設定されればこれを取り込み，物理アドレスを取り
込んだときはこの物理アドレスにより前記主記憶装置と
の間で転送するデータを前記第２のバスに送出する手段
を有し， 前記入出力処理装置が，前記周辺制御装置からの要求に
応じて，前記チャネルプログラムの取出しまたは前記論
理アドレスから物理アドレスへの変換を前記第１のバス
以外の信号線を用いて前記中央処理装置へ依頼する手段
及び前記第１のバス上の物理アドレス情報又はデータを
前記第２のバス上へ設定し又この逆を行う手段を有し 前記中央処理装置が，前記依頼に応じ前記論理アドレス
を物理アドレスへ変換する手段及び変換後の物理アドレ
スにより前記第１のバスを用いて前記主記憶装置をアク
セスする手段を有するデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61200186A JPH0644251B2 (ja) | 1986-08-28 | 1986-08-28 | デ−タ処理装置 |
| US07/089,785 US5014194A (en) | 1986-08-28 | 1987-08-27 | System for reducing I/O controller overhead by using a peripheral controller for producing read, write, and address translation request signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61200186A JPH0644251B2 (ja) | 1986-08-28 | 1986-08-28 | デ−タ処理装置 |
Publications (2)
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