JPH0644559B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPH0644559B2 JPH0644559B2 JP62221411A JP22141187A JPH0644559B2 JP H0644559 B2 JPH0644559 B2 JP H0644559B2 JP 62221411 A JP62221411 A JP 62221411A JP 22141187 A JP22141187 A JP 22141187A JP H0644559 B2 JPH0644559 B2 JP H0644559B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- substrate
- boron
- integrated circuit
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
- H10P32/1408—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/17—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material
- H10P32/171—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material being group IV material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/90—Thermal treatments, e.g. annealing or sintering
Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置、特にＭＯＳ型素子を有する半導体
集積回路の製造方法に関する。
集積回路の製造方法に関する。
（従来の技術） 従来、半導体集積回路におけるＭＯＳＦＥＴ（絶縁ゲー
ト型電界効果トランジスタ）のソース・ドレイン領域を
形成する際、半導体基板表面のソース・ドレイン領域に
不純物イオンを注入した後、注入による欠陥の回復およ
びイオンの活性化のために９００℃程度でアニール処理
を行っている。この場合、ＮチャネルＭＯＳトランジス
タのソース・ドレインは、質量が重くて熱拡散係数の小
さいヒ素を用いて形成しており、ソース・ドレインの接
合深さは約０．２μｍである。これに対して、Ｐチャネ
ルＭＯＳトランジスタのソース・ドレインは質量が軽
く、イオン注入時の侵入の深さが深く、しかも熱拡散係
数の大きいボロンを用いて形成されており、ソース・ド
レインの接合深さは約０．４μｍ以上であり、前記Ｎチ
ャネルトランジスタのそれに比べて著しく深い。
ト型電界効果トランジスタ）のソース・ドレイン領域を
形成する際、半導体基板表面のソース・ドレイン領域に
不純物イオンを注入した後、注入による欠陥の回復およ
びイオンの活性化のために９００℃程度でアニール処理
を行っている。この場合、ＮチャネルＭＯＳトランジス
タのソース・ドレインは、質量が重くて熱拡散係数の小
さいヒ素を用いて形成しており、ソース・ドレインの接
合深さは約０．２μｍである。これに対して、Ｐチャネ
ルＭＯＳトランジスタのソース・ドレインは質量が軽
く、イオン注入時の侵入の深さが深く、しかも熱拡散係
数の大きいボロンを用いて形成されており、ソース・ド
レインの接合深さは約０．４μｍ以上であり、前記Ｎチ
ャネルトランジスタのそれに比べて著しく深い。
しかし、上記したようにＰチャンネルＭＯＳトランジス
タのソース・ドレインの接合深さが深いと、第２図中に
点線で示すように、ゲート長が短くなったときのゲート
閾値電圧の低下が著しくなる、いわゆるショートチャネ
ル効果が著しくなるという問題があった。
タのソース・ドレインの接合深さが深いと、第２図中に
点線で示すように、ゲート長が短くなったときのゲート
閾値電圧の低下が著しくなる、いわゆるショートチャネ
ル効果が著しくなるという問題があった。
このような問題点は、将来的にデザインルールが小さく
なると、ＮチャネルＭＯＳトランジスタについても生じ
るおそれがある。また、ダイナミックＲＡＭにおける溝
堀り型キャパシタなどの溝の内面に例えばＰチャネルの
不純物を拡散する場合、イオン注入法では溝の側壁が底
面に比べて著しく低濃度になるという問題があり、ＢＳ
Ｇ（ボロン・シリケート・ガラス）等を拡散源とする従
来の固相拡散法では高濃度の拡散が困難であるという問
題があった。
なると、ＮチャネルＭＯＳトランジスタについても生じ
るおそれがある。また、ダイナミックＲＡＭにおける溝
堀り型キャパシタなどの溝の内面に例えばＰチャネルの
不純物を拡散する場合、イオン注入法では溝の側壁が底
面に比べて著しく低濃度になるという問題があり、ＢＳ
Ｇ（ボロン・シリケート・ガラス）等を拡散源とする従
来の固相拡散法では高濃度の拡散が困難であるという問
題があった。
（発明が解決しようとする課題） 本発明は、上記したように従来のイオン注入法では半導
体基板表面に浅い不純物拡散層を形成したり、基板表面
の溝の内面に均一な深さの不純物拡散層を形成すること
が困難であり、従来の固相拡散法では高濃度の拡散が困
難であるという問題点を解決すべくなされたもので、半
導体基板表面に溝がある場合でも、基板表面に浅く、か
つ均一に、しかも高濃度に不純物拡散することができ、
ＭＯＳトランジスタのソース・ドレインを形成した場合
にはその接合深さが浅くなり、ショートチャネル効果を
抑制し得る半導体集積回路の製造方法を提供することを
目的とする。
体基板表面に浅い不純物拡散層を形成したり、基板表面
の溝の内面に均一な深さの不純物拡散層を形成すること
が困難であり、従来の固相拡散法では高濃度の拡散が困
難であるという問題点を解決すべくなされたもので、半
導体基板表面に溝がある場合でも、基板表面に浅く、か
つ均一に、しかも高濃度に不純物拡散することができ、
ＭＯＳトランジスタのソース・ドレインを形成した場合
にはその接合深さが浅くなり、ショートチャネル効果を
抑制し得る半導体集積回路の製造方法を提供することを
目的とする。
［発明の構成］ （課題を解決するための手段） 本発明の半導体集積回路の製造方法は、シリコン基板の
全面を不純物拡散が小さい酸化シリコンで覆った後、こ
の酸化シリコンの一部を除去する。その後にシリコン基
板の全面に不純物拡散源となる金属ボロン薄膜を形成
し、その後に真空中で熱アニール処理を行い、その後に
前記金属ボロン薄膜をボロン・シリケート・ガラス化す
るために水素ガスが混入された窒素ガス中で熱処理し、
その後にこのボロン・シリケート・ガラス化された金属
ボロン薄膜を基板上から除去することを特徴とする。
全面を不純物拡散が小さい酸化シリコンで覆った後、こ
の酸化シリコンの一部を除去する。その後にシリコン基
板の全面に不純物拡散源となる金属ボロン薄膜を形成
し、その後に真空中で熱アニール処理を行い、その後に
前記金属ボロン薄膜をボロン・シリケート・ガラス化す
るために水素ガスが混入された窒素ガス中で熱処理し、
その後にこのボロン・シリケート・ガラス化された金属
ボロン薄膜を基板上から除去することを特徴とする。
（作用） 上記構成の半導体集積回路の製造方法によれば、金属ボ
ロン薄膜を不純物拡散源として用いるので、酸化シリコ
ンで覆われていないシリコン基板の表面部分にＰ型不純
物層を均一に、かつ非常に浅く形成することができる。
このようにして形成されたＰ型不純物層は、例えばボロ
ン・シリケート・ガラスからの固相拡散を用いて形成さ
れたＰ型不純物層よりも、さらに高濃度、かつ均一に形
成できる。
ロン薄膜を不純物拡散源として用いるので、酸化シリコ
ンで覆われていないシリコン基板の表面部分にＰ型不純
物層を均一に、かつ非常に浅く形成することができる。
このようにして形成されたＰ型不純物層は、例えばボロ
ン・シリケート・ガラスからの固相拡散を用いて形成さ
れたＰ型不純物層よりも、さらに高濃度、かつ均一に形
成できる。
上記製造方法を用いて、Ｐチャネル型ＭＯＳトランジス
タのソース・ドレイン領域を形成した場合には、Ｎチャ
ネル型ＭＯＳトランジスタの特性に影響を与えずに、Ｐ
チャネル型ＭＯＳトランジスタのソース・ドレイン領域
の接合深さを浅くすることができ、ショートチャネル効
果を抑制することができる。
タのソース・ドレイン領域を形成した場合には、Ｎチャ
ネル型ＭＯＳトランジスタの特性に影響を与えずに、Ｐ
チャネル型ＭＯＳトランジスタのソース・ドレイン領域
の接合深さを浅くすることができ、ショートチャネル効
果を抑制することができる。
また、半導体基板に溝を形成し、この溝の内面に金属ボ
ロン薄膜を形成した拡散を行った場合には、溝の底面だ
けでなく、側面にも均一に、かつ浅くＰ型拡散層を形成
することができる。
ロン薄膜を形成した拡散を行った場合には、溝の底面だ
けでなく、側面にも均一に、かつ浅くＰ型拡散層を形成
することができる。
また、不純物拡散源として用いられた金属ボロン薄膜は
ボロン・シリケート・ガラス化してから、シリコン基板
上より除去するようにしているので、金属ボロン薄膜の
除去に際し、シリコン基板表面を傷めずに除去すること
ができる。
ボロン・シリケート・ガラス化してから、シリコン基板
上より除去するようにしているので、金属ボロン薄膜の
除去に際し、シリコン基板表面を傷めずに除去すること
ができる。
また、真空中で熱アニール処理を行うことにより、金属
ボロン薄膜よりボロンを基板内に拡散されるだけでな
く、金属ボロン薄膜のボロンが外部（真空中）に向かっ
て飛散（蒸発）しやすい状態が得られるようになる。こ
のため、ボロンの拡散と同時に、金属ボロン薄膜の膜厚
低減化が図られるようになり、金属ボロン薄膜を容易
に、ボロン・シリケート・ガラス化させることができ
る。
ボロン薄膜よりボロンを基板内に拡散されるだけでな
く、金属ボロン薄膜のボロンが外部（真空中）に向かっ
て飛散（蒸発）しやすい状態が得られるようになる。こ
のため、ボロンの拡散と同時に、金属ボロン薄膜の膜厚
低減化が図られるようになり、金属ボロン薄膜を容易
に、ボロン・シリケート・ガラス化させることができ
る。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図（ａ）乃至（ｄ）はＣＭＯＳ集積回路におけるＣ
ＭＯＳトランジスタの製造方法の主要な工程を示してい
る。即ち、まず第１図（ａ）に示すように、従来と同様
にＮ型のシリコン基板１中にＰウエル２を形成し、基板
表面に素子分離用の熱酸化膜３を選択酸化法により形成
する。その後、基板表面にゲート酸化膜４を形成し、さ
らに基板表面にＬＰＣＶＤ（減圧ＣＶＤ）法でポリシリ
コンを堆積してリン拡散を行い、リソグラフィ工程を経
て、ＲＩＥ（反応性イオンエッチング）を用いることに
よってゲート電極５を形成する。その後、ＮチャネルＭ
ＯＳトランジスタ領域のみヒ素をイオン注入してアニー
ル処理を行うことにより活性化させ、第１図（ｂ）に示
すようにＮチャンネルトランジスタのソース・ドレイン
領域６となるＮ＋層を形成する。これまでは、従来技術
と同じである。その後、９００℃、酸素雰囲気中で基板
を酸化することにより、第１図（ｃ）に示すように基板
全面に二酸化シリコン膜７を形成する。この場合、二酸
化シリコン膜７の膜厚は、基板上で１５０Å程度とする
と、酸化レートの違いによりゲート電極５上で４００Å
程度となる。次に、Ｎチャネルトランジスタ領域をレジ
ストで覆い、Ｐチャネルトランジスタ形成予定領域上の
二酸化シリコン膜をＮＨ４Ｆ（フッ化アンモニウム）液
により除去したのちレジストを剥離する。次に、基板表
面に真空蒸着により５０Å程度の金属ボロン薄膜８を形
成し、８５０℃の真空中で３０分間アニール処理を行っ
てＰチャネルトランジスタのソース・ドレイン領域９と
なるＰ＋層を形成する。その後、残留した金属ボロン薄
膜８をＢＳＧ（ボロン・シリケート・ガラス）化するた
めに、７００℃で水素ガスが混入されている窒素ガス雰
囲気中に３０分間おく。この後、ＢＳＧ化された金属ボ
ロン薄膜８を、ＮＨ４Ｆ液によりエッチングして除去す
る。次に、第１図（ｄ）に示すように、ＣＶＤ（化学気
相成長）法により基板全面にＳｉＯ２膜10を堆積した
後、コンタクト孔を開孔し、アルミニウム膜を蒸着して
パターニングすることにより配線11を形成する。
ＭＯＳトランジスタの製造方法の主要な工程を示してい
る。即ち、まず第１図（ａ）に示すように、従来と同様
にＮ型のシリコン基板１中にＰウエル２を形成し、基板
表面に素子分離用の熱酸化膜３を選択酸化法により形成
する。その後、基板表面にゲート酸化膜４を形成し、さ
らに基板表面にＬＰＣＶＤ（減圧ＣＶＤ）法でポリシリ
コンを堆積してリン拡散を行い、リソグラフィ工程を経
て、ＲＩＥ（反応性イオンエッチング）を用いることに
よってゲート電極５を形成する。その後、ＮチャネルＭ
ＯＳトランジスタ領域のみヒ素をイオン注入してアニー
ル処理を行うことにより活性化させ、第１図（ｂ）に示
すようにＮチャンネルトランジスタのソース・ドレイン
領域６となるＮ＋層を形成する。これまでは、従来技術
と同じである。その後、９００℃、酸素雰囲気中で基板
を酸化することにより、第１図（ｃ）に示すように基板
全面に二酸化シリコン膜７を形成する。この場合、二酸
化シリコン膜７の膜厚は、基板上で１５０Å程度とする
と、酸化レートの違いによりゲート電極５上で４００Å
程度となる。次に、Ｎチャネルトランジスタ領域をレジ
ストで覆い、Ｐチャネルトランジスタ形成予定領域上の
二酸化シリコン膜をＮＨ４Ｆ（フッ化アンモニウム）液
により除去したのちレジストを剥離する。次に、基板表
面に真空蒸着により５０Å程度の金属ボロン薄膜８を形
成し、８５０℃の真空中で３０分間アニール処理を行っ
てＰチャネルトランジスタのソース・ドレイン領域９と
なるＰ＋層を形成する。その後、残留した金属ボロン薄
膜８をＢＳＧ（ボロン・シリケート・ガラス）化するた
めに、７００℃で水素ガスが混入されている窒素ガス雰
囲気中に３０分間おく。この後、ＢＳＧ化された金属ボ
ロン薄膜８を、ＮＨ４Ｆ液によりエッチングして除去す
る。次に、第１図（ｄ）に示すように、ＣＶＤ（化学気
相成長）法により基板全面にＳｉＯ２膜10を堆積した
後、コンタクト孔を開孔し、アルミニウム膜を蒸着して
パターニングすることにより配線11を形成する。
上記実施例によれば、Ｎチャネルトランジスタ領域を二
酸化シリコン膜７で覆っておき、金属ボロン薄膜８を不
純物拡散源として拡散を行うことによって、Ｐチャネル
トランジスタのソース・ドレイン領域９として非常に浅
いＰ＋接合の形成が実現できる。従って、上記Ｐチャネ
ルトランジスタは、第２図中に実線で示すようにゲート
長が短くてもゲート閾値電圧の低下が小さくなり、点線
で示す従来の特性に比べてショートチャネル効果が著し
く抑制されている。
酸化シリコン膜７で覆っておき、金属ボロン薄膜８を不
純物拡散源として拡散を行うことによって、Ｐチャネル
トランジスタのソース・ドレイン領域９として非常に浅
いＰ＋接合の形成が実現できる。従って、上記Ｐチャネ
ルトランジスタは、第２図中に実線で示すようにゲート
長が短くてもゲート閾値電圧の低下が小さくなり、点線
で示す従来の特性に比べてショートチャネル効果が著し
く抑制されている。
なお、前記したようにトランジスタのゲート電極５の形
成後に基板全面を二酸化シリコン膜７で覆っているの
で、その後の拡散時にボロンがＮチャネルトランジスタ
領域に拡散しない。従って、Ｎチャネルトランジスタの
特性はボロン拡散の影響を受けず、従来と同様に良好な
特性が得られる。
成後に基板全面を二酸化シリコン膜７で覆っているの
で、その後の拡散時にボロンがＮチャネルトランジスタ
領域に拡散しない。従って、Ｎチャネルトランジスタの
特性はボロン拡散の影響を受けず、従来と同様に良好な
特性が得られる。
なお、上記実施例のような不純物拡散源となるボロン薄
膜８の蒸着形成が可能となったのは、 （１）高純度のボロンターゲットを生成することが可能
となったこと、および、（２）酸素に反応し易いボロン
をターゲットとして真空蒸着を行うために必要な高真空
技術が実現されたことによる。
膜８の蒸着形成が可能となったのは、 （１）高純度のボロンターゲットを生成することが可能
となったこと、および、（２）酸素に反応し易いボロン
をターゲットとして真空蒸着を行うために必要な高真空
技術が実現されたことによる。
第３図は、本発明の他の実施例として、ダイナミックＲ
ＡＭ集積回路における溝掘り型キャパシタを形成する
際、Ｐ＋基板（あるいはＰウエル）31の表面に形成され
た溝32の内表面に溝相互間リーク電流防止用のＰ＋層33
を形成する工程を示している。この場合、溝32以外の基
板表面を二酸化シリコン膜34で覆い、さらに溝32の内面
を含む基板表面に金属ボロン薄膜35を形成し、高温、真
空中で所定時間のアニール処理を行って活性化させ、前
記Ｐ＋層33を溝内表面に均一に高濃度に形成することが
できる。
ＡＭ集積回路における溝掘り型キャパシタを形成する
際、Ｐ＋基板（あるいはＰウエル）31の表面に形成され
た溝32の内表面に溝相互間リーク電流防止用のＰ＋層33
を形成する工程を示している。この場合、溝32以外の基
板表面を二酸化シリコン膜34で覆い、さらに溝32の内面
を含む基板表面に金属ボロン薄膜35を形成し、高温、真
空中で所定時間のアニール処理を行って活性化させ、前
記Ｐ＋層33を溝内表面に均一に高濃度に形成することが
できる。
なお、上記場合に、二酸化シリコン膜34は溝掘り前に形
成されているものを用いてもよい。
成されているものを用いてもよい。
さらに、本発明の他の実施例として、半導体集積回路に
おけるＭＯＳトランジスタ領域分離用溝を形成する際、
Ｐ型基板の表面に形成された溝の内表面に溝相互間リー
ク電流防止用のＰ−層を形成する場合にも適用できる。
この場合、溝以外の基板表面を二酸化シリコン膜で覆
い、さらに溝の内面を含む基板表面に金属ボロン薄膜を
形成し、高温、真空中で所定時間のアニール処理を行っ
て活性化させ、前記Ｐ−層を溝内表面に均一に形成する
ことができる。
おけるＭＯＳトランジスタ領域分離用溝を形成する際、
Ｐ型基板の表面に形成された溝の内表面に溝相互間リー
ク電流防止用のＰ−層を形成する場合にも適用できる。
この場合、溝以外の基板表面を二酸化シリコン膜で覆
い、さらに溝の内面を含む基板表面に金属ボロン薄膜を
形成し、高温、真空中で所定時間のアニール処理を行っ
て活性化させ、前記Ｐ−層を溝内表面に均一に形成する
ことができる。
また、上記各実施例は、Ｐ型不純物拡散を行うために金
属ボロン薄膜を用いたが、Ｎ型不純物拡散を行うために
は、上記実施例とは逆に、Ｐチャネル素子領域を絶縁薄
膜で覆って基板全面にＮ型不純物拡散源となる金属薄膜
を形成し、この後、熱アニール処理を行つて活性化すれ
ばよい。
属ボロン薄膜を用いたが、Ｎ型不純物拡散を行うために
は、上記実施例とは逆に、Ｐチャネル素子領域を絶縁薄
膜で覆って基板全面にＮ型不純物拡散源となる金属薄膜
を形成し、この後、熱アニール処理を行つて活性化すれ
ばよい。
［発明の効果］ 上述したように、本発明の半導体集積回路によれば、半
導体基板表面に溝がある場合でも、基板表面に浅く、か
つ均一に、しかも高濃度に不純物を拡散することができ
る。従って、ＭＯＳトランジスタのソース・ドレインを
形成する場合にはその接合深さが浅くなり、ショートチ
ャネル効果を抑制することができ、溝掘り型キャパシタ
の溝あるいは素子分離領域用の溝の内表面に不純物拡散
層を形成する場合には、溝の側面および底面に均一の深
さで形成することがきる。
導体基板表面に溝がある場合でも、基板表面に浅く、か
つ均一に、しかも高濃度に不純物を拡散することができ
る。従って、ＭＯＳトランジスタのソース・ドレインを
形成する場合にはその接合深さが浅くなり、ショートチ
ャネル効果を抑制することができ、溝掘り型キャパシタ
の溝あるいは素子分離領域用の溝の内表面に不純物拡散
層を形成する場合には、溝の側面および底面に均一の深
さで形成することがきる。
第１図（ａ）乃至（ｄ）は本発明の一実施例に係るＣＭ
ＯＳ集積回路におけるＣＭＯＳトランジスタの製造方法
の主要な工程を示す断面図、第２図は第１図（ｄ）中の
ＰチャネルＭＯＳトランジスタの閾値のゲート長依存性
を示す特性図、第３図は本発明の他の実施例に係る溝掘
り型キャパシタの製造方法の一工程を示す断面図であ
る。 １，３１……シリコン基板、５……ゲート電極、７，３
４……二酸化シリコン膜、３５……ボロン薄膜、９……
Ｐチャネルトランジスタのソース・ドレイン領域、32…
…溝、33……Ｐ＋層。
ＯＳ集積回路におけるＣＭＯＳトランジスタの製造方法
の主要な工程を示す断面図、第２図は第１図（ｄ）中の
ＰチャネルＭＯＳトランジスタの閾値のゲート長依存性
を示す特性図、第３図は本発明の他の実施例に係る溝掘
り型キャパシタの製造方法の一工程を示す断面図であ
る。 １，３１……シリコン基板、５……ゲート電極、７，３
４……二酸化シリコン膜、３５……ボロン薄膜、９……
Ｐチャネルトランジスタのソース・ドレイン領域、32…
…溝、33……Ｐ＋層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 27/108 29/784 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｐ
Claims (4)
- 【請求項１】シリコン基板の全面を不純物拡散が小さい
酸化シリコン膜で覆う工程と、前記酸化シリコン膜の一
部を除去する工程と、その後にシリコン基板の全面に不
純物拡散源となる金属ボロン薄膜を形成する工程と、そ
の後に真空中で熱アニール処理を行い前記金属ボロン薄
膜よりボロンを前記基板内に拡散させる工程と、その後
に前記金属ボロン薄膜を水素ガスが混入された窒素ガス
中で熱処理することによりボロン・シリケート・ガラス
化する工程と、その後に前記ボロン・シリケート・ガラ
ス化された金属ボロン薄膜を前記基板上から除去する工
程とを具備することを特徴とする半導体集積回路の製造
方法。 - 【請求項２】前記酸化シリコン膜をＭＯＳトランジスタ
のゲート電極の形成後に形成することを特徴とする特許
請求の範囲第１項に記載の半導体集積回路の製造方法。 - 【請求項３】前記酸化シリコン膜のうちＰチャネルトラ
ンジスタ形成予定領域の上部を除去した後、前記基板上
の全面に金属ボロン薄膜を形成し、この金属ボロン薄膜
よりボロンを前記基板内に拡散させ、ＰチャネルＭＯＳ
トランジスタのソース・ドレイン領域を拡散形成するこ
とを特徴とする特許請求の範囲第１項に記載の半導体集
積回路の製造方法。 - 【請求項４】前記金属ボロン薄膜をシリコン基板表面に
形成された溝堀り型キャパシタ用溝あるいは素子分離用
溝の内面を含む基板上の全面に形成し、この金属ボロン
薄膜よりボロンを前記溝の表面内に拡散させ、この溝の
表面内に拡散層を形成することを特徴とする特許請求の
範囲第１項に記載の半導体集積回路の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62221411A JPH0644559B2 (ja) | 1987-09-04 | 1987-09-04 | 半導体集積回路の製造方法 |
| EP19880114150 EP0305977A3 (en) | 1987-09-04 | 1988-08-30 | Method for doping a semiconductor integrated circuit |
| KR1019880011337A KR920004913B1 (ko) | 1987-09-04 | 1988-09-02 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62221411A JPH0644559B2 (ja) | 1987-09-04 | 1987-09-04 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6464315A JPS6464315A (en) | 1989-03-10 |
| JPH0644559B2 true JPH0644559B2 (ja) | 1994-06-08 |
Family
ID=16766317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62221411A Expired - Fee Related JPH0644559B2 (ja) | 1987-09-04 | 1987-09-04 | 半導体集積回路の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0305977A3 (ja) |
| JP (1) | JPH0644559B2 (ja) |
| KR (1) | KR920004913B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5086016A (en) * | 1990-10-31 | 1992-02-04 | International Business Machines Corporation | Method of making semiconductor device contact including transition metal-compound dopant source |
| US5605861A (en) * | 1995-05-05 | 1997-02-25 | Texas Instruments Incorporated | Thin polysilicon doping by diffusion from a doped silicon dioxide film |
| KR100404169B1 (ko) * | 1996-01-26 | 2004-07-01 | 엘지전자 주식회사 | 반도체소자의제조방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522165A (en) * | 1975-06-23 | 1977-01-08 | Mitsubishi Electric Corp | Method of thermally diffusing selectively aluminum of semiconductor su bstrate |
| GB2130793B (en) * | 1982-11-22 | 1986-09-03 | Gen Electric Co Plc | Forming a doped region in a semiconductor body |
| JPS60138974A (ja) * | 1983-12-27 | 1985-07-23 | Fuji Electric Corp Res & Dev Ltd | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
| US4569701A (en) * | 1984-04-05 | 1986-02-11 | At&T Bell Laboratories | Technique for doping from a polysilicon transfer layer |
| JPS61156858A (ja) * | 1984-12-28 | 1986-07-16 | Nec Corp | 相補型ｍｏｓ電界効果トランジスタの製造方法 |
| JPH0722138B2 (ja) * | 1985-09-30 | 1995-03-08 | 株式会社東芝 | 半導体装置の製造方法 |
| JPS62266829A (ja) * | 1986-05-14 | 1987-11-19 | Sharp Corp | 浅い接合層の形成方法 |
-
1987
- 1987-09-04 JP JP62221411A patent/JPH0644559B2/ja not_active Expired - Fee Related
-
1988
- 1988-08-30 EP EP19880114150 patent/EP0305977A3/en not_active Withdrawn
- 1988-09-02 KR KR1019880011337A patent/KR920004913B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6464315A (en) | 1989-03-10 |
| EP0305977A2 (en) | 1989-03-08 |
| KR920004913B1 (ko) | 1992-06-22 |
| KR890005893A (ko) | 1989-05-17 |
| EP0305977A3 (en) | 1990-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4697333A (en) | Method of manufacturing a semiconductor device using amorphous silicon as a mask | |
| US4345366A (en) | Self-aligned all-n+ polysilicon CMOS process | |
| US4279671A (en) | Method for manufacturing a semiconductor device utilizing dopant predeposition and polycrystalline deposition | |
| JP3058067B2 (ja) | 半導体装置の製造方法 | |
| JPH098135A (ja) | 半導体装置の製造方法 | |
| JPH0644559B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6360549B2 (ja) | ||
| JP3228253B2 (ja) | 半導体装置の製造方法 | |
| JP2748854B2 (ja) | 半導体装置の製造方法 | |
| KR100336771B1 (ko) | 트랜지스터 형성방법 | |
| JP2968548B2 (ja) | 半導体装置及びその製造方法 | |
| JPH07263690A (ja) | サリサイド構造を有する半導体装置とその製造方法 | |
| JPS6410952B2 (ja) | ||
| JP3376305B2 (ja) | 半導体装置の製造方法 | |
| JP2525186B2 (ja) | 半導体装置の製造方法 | |
| JPH08186082A (ja) | 半導体装置の製造方法 | |
| JP3371600B2 (ja) | Ｍｉｓトランジスタの製造方法 | |
| JPH0590254A (ja) | 半導体装置の製造方法 | |
| JP3132880B2 (ja) | 半導体装置の製造方法 | |
| KR940007663B1 (ko) | 모스 트랜지스터의 제조방법 | |
| JPH0226034A (ja) | 半導体装置の製造方法 | |
| JPH05218069A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JPH0579186B2 (ja) | ||
| JPH05110004A (ja) | 半導体装置の製造方法 | |
| JPH04346263A (ja) | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |