JPH064458A - Ｄｍａ制御装置 - Google Patents
Ｄｍａ制御装置Info
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- JPH064458A JPH064458A JP4184539A JP18453992A JPH064458A JP H064458 A JPH064458 A JP H064458A JP 4184539 A JP4184539 A JP 4184539A JP 18453992 A JP18453992 A JP 18453992A JP H064458 A JPH064458 A JP H064458A
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- value
- ring buffer
- data
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 リングバッファに書き込まれたデータを読み
出す場合において、アドレス発生回路からのアドレス値
が、リングバッファの最終アドレスを跳び越えて出力さ
れた時、常に、読出位置が、読出対象データ先頭アドレ
スに戻るようにすること。 【構成】 アドレス発生回路１は、リングバッファに対
して、アドレス初期値から順次増加し、且つ、一定周期
毎に、所定数のアドレスを跳ばしてアドレス値を発生す
る。一方、補正アドレス発生回路１０は、上記アドレス
値から、リングバッファの総アドレス数を引き算したア
ドレス値を発生する。上記アドレス発生回路１からのア
ドレス値が、上記リングバッファの最終アドレスを跳び
越えて出力された時、アドレス発生回路１から補正アド
レス発生回路１０に切り換えて、アドレス値を出力す
る。
出す場合において、アドレス発生回路からのアドレス値
が、リングバッファの最終アドレスを跳び越えて出力さ
れた時、常に、読出位置が、読出対象データ先頭アドレ
スに戻るようにすること。 【構成】 アドレス発生回路１は、リングバッファに対
して、アドレス初期値から順次増加し、且つ、一定周期
毎に、所定数のアドレスを跳ばしてアドレス値を発生す
る。一方、補正アドレス発生回路１０は、上記アドレス
値から、リングバッファの総アドレス数を引き算したア
ドレス値を発生する。上記アドレス発生回路１からのア
ドレス値が、上記リングバッファの最終アドレスを跳び
越えて出力された時、アドレス発生回路１から補正アド
レス発生回路１０に切り換えて、アドレス値を出力す
る。
Description
【０００１】
【産業上の利用分野】本発明は、メモリと周辺装置との
間のデータ転送を、ＤＭＡ（Direct MemoryAccess）方
式で行うＤＭＡ制御装置に関するものである。
間のデータ転送を、ＤＭＡ（Direct MemoryAccess）方
式で行うＤＭＡ制御装置に関するものである。
【０００２】
【従来の技術】メモリと周辺装置との間のデータ転送
を、ＣＰＵを介さずに、ＤＭＡ方式で行うことは、例え
ば、画像処理装置においてよく行われている。
を、ＣＰＵを介さずに、ＤＭＡ方式で行うことは、例え
ば、画像処理装置においてよく行われている。
【０００３】図４は、画像処理装置の概要を示すブロッ
ク図である。図４おいて、２１は画像メモリ、２２はシ
ステムバス、２３はイメージバス、２４はバス接続器、
３０は画像入力部、３１，４１はＤＭＡＣ（ＤＭＡ制御
装置）、４０は画像出力部、５０はＣＰＵである。画像
入力部３０から画像データが入力され、ＤＭＡＣ３１に
よって、画像メモリ２１にデータ転送される。画像メモ
リ２１のデータを出力する際には、ＤＭＡＣ４１によっ
て、画像メモリ２１から画像出力部４０にデータ転送さ
れ、画像記録部（図示せず）に出力される。
ク図である。図４おいて、２１は画像メモリ、２２はシ
ステムバス、２３はイメージバス、２４はバス接続器、
３０は画像入力部、３１，４１はＤＭＡＣ（ＤＭＡ制御
装置）、４０は画像出力部、５０はＣＰＵである。画像
入力部３０から画像データが入力され、ＤＭＡＣ３１に
よって、画像メモリ２１にデータ転送される。画像メモ
リ２１のデータを出力する際には、ＤＭＡＣ４１によっ
て、画像メモリ２１から画像出力部４０にデータ転送さ
れ、画像記録部（図示せず）に出力される。
【０００４】図５は、画像メモリへの画像データの入出
力動作の一例を説明するための図である。図５の横方向
の長さは、時間を示しており、（イ）は画像入力、
（ロ）は画像出力に費やされる時間である。，，・
・・の数字は、それぞれ、入出力する画像データを区別
するために付した番号である。
力動作の一例を説明するための図である。図５の横方向
の長さは、時間を示しており、（イ）は画像入力、
（ロ）は画像出力に費やされる時間である。，，・
・・の数字は、それぞれ、入出力する画像データを区別
するために付した番号である。
【０００５】画像データの入出力動作は、入力と出力と
を同時並行的に行うようにしているが、一般に、同じ画
像の場合、画像出力の方が、画像入力より所要時間が短
い。そのため、この例においては、画像入力に画像出力
が追いついてしまわないように、画像入力が１ページ分
終了してから、画像出力を開始し、それと同時に、次の
ページの画像入力を開始するようにしている。すなわ
ち、まず、画像メモリ２１に、１ページ目の画像データ
を入力する。それが終了すると、その画像データを
画像出力部４０に転送しながら、２ページ目の画像デー
タの入力を行う。以下、同様に画像データ，の入
出力を行う。
を同時並行的に行うようにしているが、一般に、同じ画
像の場合、画像出力の方が、画像入力より所要時間が短
い。そのため、この例においては、画像入力に画像出力
が追いついてしまわないように、画像入力が１ページ分
終了してから、画像出力を開始し、それと同時に、次の
ページの画像入力を開始するようにしている。すなわ
ち、まず、画像メモリ２１に、１ページ目の画像データ
を入力する。それが終了すると、その画像データを
画像出力部４０に転送しながら、２ページ目の画像デー
タの入力を行う。以下、同様に画像データ，の入
出力を行う。
【０００６】一方、従来から、ＤＭＡデータ転送に用い
られるバッファメモリとして、リングバッファが使用さ
れている。図６は、リングバッファの動作を説明するた
めの図である。図６において、ＡS は、リングバッファ
の先頭アドレスを示し、ＡE は、リングバッファの最終
アドレスを示し、Ａ1 ，Ａ2 及びＡ3 は、リングバッフ
ァに書き込まれている画像データの各ページの境界のア
ドレスを示している。また、矢印ＷＲは、リングバッフ
ァに現在データを書き込んでいる位置を示しており、矢
印ＲＤは、リングバッファから現在読み出している位置
を示している。リングバッファのアドレス値は、図６の
下方に行くほど大きくなり、上記矢印ＷＲ，ＲＤで示さ
れる位置は、時間の経過と共に下方に移動していく。
られるバッファメモリとして、リングバッファが使用さ
れている。図６は、リングバッファの動作を説明するた
めの図である。図６において、ＡS は、リングバッファ
の先頭アドレスを示し、ＡE は、リングバッファの最終
アドレスを示し、Ａ1 ，Ａ2 及びＡ3 は、リングバッフ
ァに書き込まれている画像データの各ページの境界のア
ドレスを示している。また、矢印ＷＲは、リングバッフ
ァに現在データを書き込んでいる位置を示しており、矢
印ＲＤは、リングバッファから現在読み出している位置
を示している。リングバッファのアドレス値は、図６の
下方に行くほど大きくなり、上記矢印ＷＲ，ＲＤで示さ
れる位置は、時間の経過と共に下方に移動していく。
【０００７】図６の上方から、順次データを書き込んで
いき、（ｎ−１）枚目のデータの次にｎ枚目のデータを
書き込んでいる途中で、リングバッファの最終アドレス
ＡEになったとする。そのような場合、アドレスをリン
グバッファの先頭アドレスＡS に戻して、そこから続き
のデータを書き込んでいく。図６においては、現在ｎ枚
目のページの書込が終了して、ｎ＋１枚目の書込を矢印
ＷＲの位置で行っているところである。
いき、（ｎ−１）枚目のデータの次にｎ枚目のデータを
書き込んでいる途中で、リングバッファの最終アドレス
ＡEになったとする。そのような場合、アドレスをリン
グバッファの先頭アドレスＡS に戻して、そこから続き
のデータを書き込んでいく。図６においては、現在ｎ枚
目のページの書込が終了して、ｎ＋１枚目の書込を矢印
ＷＲの位置で行っているところである。
【０００８】なお、このように、最終アドレスＡE にな
ると、また先頭アドレスＡS に戻って書込を続けるよう
にすると、以前に先頭アドレスＡS 付近に書き込まれて
いたデータは、新しいデータを書き込む際に消されるこ
とになる。したがって、書き込みが終わったデータは、
書込位置が、またそのアドレスに戻ってきて、そこに新
しいデータが書き込まれる前に読み出しを行う必要があ
る。そのため、図６の例では、矢印ＷＲで示すデータ書
込位置が移動するのを後から追うような、矢印ＲＤで示
す位置でデータの読み出しを行うようにしている。
ると、また先頭アドレスＡS に戻って書込を続けるよう
にすると、以前に先頭アドレスＡS 付近に書き込まれて
いたデータは、新しいデータを書き込む際に消されるこ
とになる。したがって、書き込みが終わったデータは、
書込位置が、またそのアドレスに戻ってきて、そこに新
しいデータが書き込まれる前に読み出しを行う必要があ
る。そのため、図６の例では、矢印ＷＲで示すデータ書
込位置が移動するのを後から追うような、矢印ＲＤで示
す位置でデータの読み出しを行うようにしている。
【０００９】このようにすれば、データの書き込み及び
読び出しが支障なく行えると共に、使用するメモリ領域
は、リング構造を採用しない場合に比して小さい領域で
済ませることができる。
読び出しが支障なく行えると共に、使用するメモリ領域
は、リング構造を採用しない場合に比して小さい領域で
済ませることができる。
【００１０】
（問題点）しかしながら、前記した従来の技術には、リ
ングバッファに書き込まれたデータを、とびとびに読み
出す際に、読み出しアドレスがリングバッファの先頭ア
ドレスに戻った時、データの読み出し位置にずれが生じ
てしまい、正しいデータを読み出せなくなるという問題
点があった。
ングバッファに書き込まれたデータを、とびとびに読み
出す際に、読み出しアドレスがリングバッファの先頭ア
ドレスに戻った時、データの読み出し位置にずれが生じ
てしまい、正しいデータを読み出せなくなるという問題
点があった。
【００１１】（問題点の説明）図７は、画像メモリ中の
画像データの一部分を読み出す場合を説明するための図
である。今、画像メモリには、Ａのデータが書き込まれ
ており、その内の、Ｂの部分のデータを読み出すものと
する。Ｂの部分は、１行当たりＬワードあり、Ｃの部分
は、１行中の残りのＭワードで、不要なデータである。
画像データの一部分を読み出す場合を説明するための図
である。今、画像メモリには、Ａのデータが書き込まれ
ており、その内の、Ｂの部分のデータを読み出すものと
する。Ｂの部分は、１行当たりＬワードあり、Ｃの部分
は、１行中の残りのＭワードで、不要なデータである。
【００１２】Ｂの部分のデータを読み出す場合、Ｌワー
ド読み出したら、Ｍワード分読み跳ばして次の行に移
り、またＬワードを読み出して、Ｍワード読み跳ばすと
いうように、メモリ中の一部を読み跳ばしてアクセスす
る必要が出てくる。そのメモリが、リングバッファであ
る場合の動作は、次のようになる。
ド読み出したら、Ｍワード分読み跳ばして次の行に移
り、またＬワードを読み出して、Ｍワード読み跳ばすと
いうように、メモリ中の一部を読み跳ばしてアクセスす
る必要が出てくる。そのメモリが、リングバッファであ
る場合の動作は、次のようになる。
【００１３】図８は、画像メモリ中の画像データの一部
分を読み出す場合のリングバッファの動作を説明するた
めの図である。符号は、図６のものに対応し、ＡT は、
読出対象データ先頭アドレスである。Ｌ1 ，Ｌ2 ，Ｌ3
は、図７におけるＢの部分の１行分のデータを示し、Ｍ
2 ，Ｍ3 は、図７におけるＣの部分の１行分のデータを
示している。Ｍ1 ，Ｍ4 は、図７におけるＣの部分の１
行分のデータが、リングバッファの最後部と、先頭部に
分割されて連続的に書き込まれたそれぞれのデータを示
している。
分を読み出す場合のリングバッファの動作を説明するた
めの図である。符号は、図６のものに対応し、ＡT は、
読出対象データ先頭アドレスである。Ｌ1 ，Ｌ2 ，Ｌ3
は、図７におけるＢの部分の１行分のデータを示し、Ｍ
2 ，Ｍ3 は、図７におけるＣの部分の１行分のデータを
示している。Ｍ1 ，Ｍ4 は、図７におけるＣの部分の１
行分のデータが、リングバッファの最後部と、先頭部に
分割されて連続的に書き込まれたそれぞれのデータを示
している。
【００１４】リングバッファには、例えば、データＬ1
のＬワードと、データＭ2 のＭワードとを１行分とし
て、各行のデータが順次書き込まれている。それを読み
出す際には、データＬ1 のＬワードを読み出したら、次
のデータＭ2 のＭワードを読み跳ばし、その次のデータ
Ｌ2 のＬワードを読み出すというような動作を、繰り返
し行う。
のＬワードと、データＭ2 のＭワードとを１行分とし
て、各行のデータが順次書き込まれている。それを読み
出す際には、データＬ1 のＬワードを読み出したら、次
のデータＭ2 のＭワードを読み跳ばし、その次のデータ
Ｌ2 のＬワードを読み出すというような動作を、繰り返
し行う。
【００１５】問題は、読み跳ばすべきＭワードの途中
で、リングバッファの最終アドレスＡE となった場合で
ある。例えば、図８のデータＭ4 , Ｍ1 のように、読み
出し対象データのＬワードが書き込まれた後、読み跳ば
すべきデータが（Ｍ−α）ワードだけ書き込まれた時点
で、最終アドレスＡE になってしまった場合、読み跳ば
すべきデータの残りαワードが、リングバッファの先頭
アドレスＡS から順次書き込まれる。そして、その後
に、読出対象となるデータＬ1 がＬワード書き込まれ
る。
で、リングバッファの最終アドレスＡE となった場合で
ある。例えば、図８のデータＭ4 , Ｍ1 のように、読み
出し対象データのＬワードが書き込まれた後、読み跳ば
すべきデータが（Ｍ−α）ワードだけ書き込まれた時点
で、最終アドレスＡE になってしまった場合、読み跳ば
すべきデータの残りαワードが、リングバッファの先頭
アドレスＡS から順次書き込まれる。そして、その後
に、読出対象となるデータＬ1 がＬワード書き込まれ
る。
【００１６】ここで、リングバッファの先頭アドレスＡ
S の方からみて、最初にある読出対象データの先頭アド
レスＡT を、読出対象データ先頭アドレスと言うことに
する。
S の方からみて、最初にある読出対象データの先頭アド
レスＡT を、読出対象データ先頭アドレスと言うことに
する。
【００１７】そのように書き込まれたデータの読出対象
データのみを読み出す場合、最終アドレス手前の読み出
し対象データＬ3 をＬワード読み出した後、データＭ4
の読み跳ばしを行っている間に最終アドレスＡE を越え
てしまう。その場合、次の読み出しは、本来は、リング
バッファの先頭部分に戻って、読出対象データ先頭アド
レスＡT から始めるべきところ、従来のリングバッファ
の読み出し方式では、リングバッファの先頭アドレスＡ
S から始めることになる。その結果、先頭アドレスＡS
からαワードは、本来読み跳ばすべきデータＭ1 が書き
込まれているが、そのデータＭ1 を読み出してしまうこ
とになる。その結果、正しいデータ読み出しができなく
なる。 本発明は、以上のような問題点を解決すること
を課題とするものである。
データのみを読み出す場合、最終アドレス手前の読み出
し対象データＬ3 をＬワード読み出した後、データＭ4
の読み跳ばしを行っている間に最終アドレスＡE を越え
てしまう。その場合、次の読み出しは、本来は、リング
バッファの先頭部分に戻って、読出対象データ先頭アド
レスＡT から始めるべきところ、従来のリングバッファ
の読み出し方式では、リングバッファの先頭アドレスＡ
S から始めることになる。その結果、先頭アドレスＡS
からαワードは、本来読み跳ばすべきデータＭ1 が書き
込まれているが、そのデータＭ1 を読み出してしまうこ
とになる。その結果、正しいデータ読み出しができなく
なる。 本発明は、以上のような問題点を解決すること
を課題とするものである。
【００１８】
【課題を解決するための手段】前記課題を解決するた
め、本発明のＤＭＡ制御装置では、リングバッファに対
してアドレス値を発生するＤＭＡ制御装置であって、該
リングバッファが設定されている範囲内のアドレス値を
初期値とし、順次リングバッファのアドレス信号を発生
するアドレス発生回路と、該アドレス発生回路からのア
ドレス値が、上記リングバッファの最終アドレスより大
となった時、該アドレス値からリングバッファの総アド
レス数を引いたアドレス値で、上記アドレス発生回路を
初期化する補正アドレス発生回路とを設けることとし
た。また、上記アドレス発生回路は、一定の周期毎に、
所定数のアドレスを跳ばしてアドレス値を出力する回路
であることとした。さらに、上記アドレス発生回路に
は、順次アドレス値を増加させ、その値が設定値に達す
るとクリアされると同時に改行信号を発生するカウンタ
と、該改行信号が与えられる度毎に、次行の先頭アドレ
ス値を発生し、その先頭アドレス値と上記カウンタの値
とを加算する回路とを設けることとした。さらにまた、
上記補正アドレス発生回路は、リングバッファの最終ア
ドレスを保持する第１のレジスタと、リングバッファの
先頭アドレスを保持する第２のレジスタと、上記第１の
レジスタの値と第２のレジスタの値との差を出力する減
算器と、アドレス発生回路の出力から上記減算器の出力
を減じた値を出力する回路とを設けることとした。
め、本発明のＤＭＡ制御装置では、リングバッファに対
してアドレス値を発生するＤＭＡ制御装置であって、該
リングバッファが設定されている範囲内のアドレス値を
初期値とし、順次リングバッファのアドレス信号を発生
するアドレス発生回路と、該アドレス発生回路からのア
ドレス値が、上記リングバッファの最終アドレスより大
となった時、該アドレス値からリングバッファの総アド
レス数を引いたアドレス値で、上記アドレス発生回路を
初期化する補正アドレス発生回路とを設けることとし
た。また、上記アドレス発生回路は、一定の周期毎に、
所定数のアドレスを跳ばしてアドレス値を出力する回路
であることとした。さらに、上記アドレス発生回路に
は、順次アドレス値を増加させ、その値が設定値に達す
るとクリアされると同時に改行信号を発生するカウンタ
と、該改行信号が与えられる度毎に、次行の先頭アドレ
ス値を発生し、その先頭アドレス値と上記カウンタの値
とを加算する回路とを設けることとした。さらにまた、
上記補正アドレス発生回路は、リングバッファの最終ア
ドレスを保持する第１のレジスタと、リングバッファの
先頭アドレスを保持する第２のレジスタと、上記第１の
レジスタの値と第２のレジスタの値との差を出力する減
算器と、アドレス発生回路の出力から上記減算器の出力
を減じた値を出力する回路とを設けることとした。
【００１９】
【作 用】アドレス発生回路からのアドレス値が、リ
ングバッファの最終アドレスより大なる値となった時、
該アドレス値からリングバッファの総アドレス数を引い
たアドレス値で、上記アドレス発生回路を初期化するよ
うにした。その結果、リングバッファに書き込まれたデ
ータを読み出す場合において、アドレス発生回路からの
アドレス値が、リングバッファの最終アドレスを跳び越
えて出力されるような場合でも、読出位置が、必ず読出
対象データ先頭アドレスに戻るので、常に正しいデータ
読み出しができる。
ングバッファの最終アドレスより大なる値となった時、
該アドレス値からリングバッファの総アドレス数を引い
たアドレス値で、上記アドレス発生回路を初期化するよ
うにした。その結果、リングバッファに書き込まれたデ
ータを読み出す場合において、アドレス発生回路からの
アドレス値が、リングバッファの最終アドレスを跳び越
えて出力されるような場合でも、読出位置が、必ず読出
対象データ先頭アドレスに戻るので、常に正しいデータ
読み出しができる。
【００２０】
（第１実施例）以下、本発明の実施例を図面に基づいて
詳細に説明する。図１は、本発明の第１実施例を示すブ
ロック図である。図１において、１はアドレス発生回
路、２，７，１１，１２はレジスタ、３，９，２０はマ
ルチプレクサ、４はラッチ回路、５，８，１５は加算
器、６はカウンタ、１０は補正アドレス出力部、１６は
比較器である。
詳細に説明する。図１は、本発明の第１実施例を示すブ
ロック図である。図１において、１はアドレス発生回
路、２，７，１１，１２はレジスタ、３，９，２０はマ
ルチプレクサ、４はラッチ回路、５，８，１５は加算
器、６はカウンタ、１０は補正アドレス出力部、１６は
比較器である。
【００２１】アドレス発生回路１は、データの先頭部分
が書き込まれている部分のアドレス値を、初期値として
与えられ、それから順次増加させて、リングバッファへ
のアドレス信号を発生する回路である。補正アドレス発
生回路１０は、アドレス発生回路からのアドレス値が増
加していって、上記リングバッファの最終アドレスを跳
び越えて出力された時、常に読出対象データ先頭アドレ
スにアクセスできるように、補正したアドレス値を出力
する回路である。そして、アドレス発生回路１の出力
と、補正アドレス発生回路１０の出力とは、マルチプレ
クサ２０で選択的に切り換えられて、端子Ａから出力さ
れる。
が書き込まれている部分のアドレス値を、初期値として
与えられ、それから順次増加させて、リングバッファへ
のアドレス信号を発生する回路である。補正アドレス発
生回路１０は、アドレス発生回路からのアドレス値が増
加していって、上記リングバッファの最終アドレスを跳
び越えて出力された時、常に読出対象データ先頭アドレ
スにアクセスできるように、補正したアドレス値を出力
する回路である。そして、アドレス発生回路１の出力
と、補正アドレス発生回路１０の出力とは、マルチプレ
クサ２０で選択的に切り換えられて、端子Ａから出力さ
れる。
【００２２】ここで、図７，図８で示したデータをリン
グバッファから画像記録部に転送する場合を例にして、
図１の回路の動作を説明する。まず、アドレス発生回路
の内部の動作を説明する。ＤＭＡ転送を開始する前に、
予め、ＤＭＡ転送開始アドレス値（第１ページ第１行の
最初のデータが書き込まれている部分のアドレス値）
を、レジスタ２に入力し、また、連続する２行の先頭番
地のアドレス差（図８におけるＬ＋Ｍに相当する）を、
レジスタ７に入力し、それらの値を保持させておく。
グバッファから画像記録部に転送する場合を例にして、
図１の回路の動作を説明する。まず、アドレス発生回路
の内部の動作を説明する。ＤＭＡ転送を開始する前に、
予め、ＤＭＡ転送開始アドレス値（第１ページ第１行の
最初のデータが書き込まれている部分のアドレス値）
を、レジスタ２に入力し、また、連続する２行の先頭番
地のアドレス差（図８におけるＬ＋Ｍに相当する）を、
レジスタ７に入力し、それらの値を保持させておく。
【００２３】マルチプレクサ３は、ページの先頭で端子
Ｐから切換信号を受けて、レジスタ２の出力をラッチ回
路４に与える。レジスタ２には、ＤＭＡ転送開始アドレ
ス値が保持されているので、ラッチ回路４には、ＤＭＡ
転送が開始される行の先頭アドレス値がラッチされる。
加算器５は、ラッチ回路４の出力とカウンタ６のカウン
ト値とを加算する。カウンタ６は、１ワードの転送終了
毎にカウントアップしていくので、加算器５の出力は、
当該行のアドレスを、順次与えることになる。そして、
カウンタ６が、Ｌワードカウントすると、改行信号が出
力される。それと同時に、カウンタ６はクリアされ、ラ
ッチ回路４の値も更新される。そうすることにより、そ
の後に続くＭワードは、読み跳ばされることになる。
Ｐから切換信号を受けて、レジスタ２の出力をラッチ回
路４に与える。レジスタ２には、ＤＭＡ転送開始アドレ
ス値が保持されているので、ラッチ回路４には、ＤＭＡ
転送が開始される行の先頭アドレス値がラッチされる。
加算器５は、ラッチ回路４の出力とカウンタ６のカウン
ト値とを加算する。カウンタ６は、１ワードの転送終了
毎にカウントアップしていくので、加算器５の出力は、
当該行のアドレスを、順次与えることになる。そして、
カウンタ６が、Ｌワードカウントすると、改行信号が出
力される。それと同時に、カウンタ６はクリアされ、ラ
ッチ回路４の値も更新される。そうすることにより、そ
の後に続くＭワードは、読み跳ばされることになる。
【００２４】マルチプレクサ３は、ページの先頭以外で
は、加算器８側に切り換えられるので、ラッチ回路４の
更新後の値は、マルチプレクサ９を介して与えられる一
行前のラッチ回路４の値と、レジスタ７の値とが加算器
８で加算された値となる。そして、レジスタ７には、連
続する２行のアドレス差が保持されているので、加算器
８の出力は、次の行の先頭アドレス値となる。したがっ
て、ラッチ回路４には、順次次の行の先頭アドレス値が
ラッチされていく。
は、加算器８側に切り換えられるので、ラッチ回路４の
更新後の値は、マルチプレクサ９を介して与えられる一
行前のラッチ回路４の値と、レジスタ７の値とが加算器
８で加算された値となる。そして、レジスタ７には、連
続する２行のアドレス差が保持されているので、加算器
８の出力は、次の行の先頭アドレス値となる。したがっ
て、ラッチ回路４には、順次次の行の先頭アドレス値が
ラッチされていく。
【００２５】このように、カウンタ６がＬワード分のデ
ータ転送をカウントすると、改行信号が出力される。そ
れと同時に、カウンタ６がクリアされると共に、ラッチ
回路４には、マルチプレクサ３から出力されている次の
行の先頭アドレス値がラッチされる。そして、加算器５
で、ラッチ回路４の出力とカウンタ６のカウント値とが
加算され、アドレス信号が生成される。このようにし
て、アドレス発生回路１からは、各行において、Ｌワー
ド読み出したら、次のＭワードを読み跳ばすように、ア
ドレス信号が出力される。
ータ転送をカウントすると、改行信号が出力される。そ
れと同時に、カウンタ６がクリアされると共に、ラッチ
回路４には、マルチプレクサ３から出力されている次の
行の先頭アドレス値がラッチされる。そして、加算器５
で、ラッチ回路４の出力とカウンタ６のカウント値とが
加算され、アドレス信号が生成される。このようにし
て、アドレス発生回路１からは、各行において、Ｌワー
ド読み出したら、次のＭワードを読み跳ばすように、ア
ドレス信号が出力される。
【００２６】次に、補正アドレス発生回路１０の動作を
説明する。補正アドレス発生回路１０のレジスタ１１，
１２には、それぞれ、メモリ内でリングバッファとして
使用する領域の最終アドレス（図８における最終アドレ
スＡE ）の値と先頭アドレス（図８における先頭アドレ
スＡS ）の値とが設定されている。減算器１３で、レジ
スタ１１，１２に設定されている、リングバッファの最
終アドレスの値と先頭アドレスの値との差を算出する。
その値は、リングバッファとして使用されている領域の
総アドレス数にほかならない。
説明する。補正アドレス発生回路１０のレジスタ１１，
１２には、それぞれ、メモリ内でリングバッファとして
使用する領域の最終アドレス（図８における最終アドレ
スＡE ）の値と先頭アドレス（図８における先頭アドレ
スＡS ）の値とが設定されている。減算器１３で、レジ
スタ１１，１２に設定されている、リングバッファの最
終アドレスの値と先頭アドレスの値との差を算出する。
その値は、リングバッファとして使用されている領域の
総アドレス数にほかならない。
【００２７】減算器１４では、ラッチ回路４の出力、即
ち、現在転送されている行の先頭アドレスから上記減算
器１３の出力を減算する。さらに、加算器１５で、カウ
ンタ６のカウント値を、それに加算している。その加算
器１５の出力は、転送アドレスがリングバッファの最終
アドレスを越えて、リングバッファの先頭部分に戻った
時、読出対象データ先頭アドレスＡT （図８参照）の値
となる。なお、この点については、後で、さらに説明す
る。
ち、現在転送されている行の先頭アドレスから上記減算
器１３の出力を減算する。さらに、加算器１５で、カウ
ンタ６のカウント値を、それに加算している。その加算
器１５の出力は、転送アドレスがリングバッファの最終
アドレスを越えて、リングバッファの先頭部分に戻った
時、読出対象データ先頭アドレスＡT （図８参照）の値
となる。なお、この点については、後で、さらに説明す
る。
【００２８】一方、比較器１６で、加算器５から出力さ
れているアドレス値を、レジスタ１１に設定されている
リングバッファの最終アドレスと比較している。そし
て、該アドレス値がリングバッファの最終アドレスを越
えた時、マルチプレクサ９，２０に対して切換信号を出
力する。マルチプレクサ２０は、切換信号を受けて、加
算器５からの出力に代えて、加算器１５からの出力を端
子Ａに出力する。
れているアドレス値を、レジスタ１１に設定されている
リングバッファの最終アドレスと比較している。そし
て、該アドレス値がリングバッファの最終アドレスを越
えた時、マルチプレクサ９，２０に対して切換信号を出
力する。マルチプレクサ２０は、切換信号を受けて、加
算器５からの出力に代えて、加算器１５からの出力を端
子Ａに出力する。
【００２９】また、マルチプレクサ９は、切換信号を受
けて、ラッチ回路４からの出力に代えて、減算器１４か
らの出力を加算器８に与える。加算器８は、減算器１４
の値と、レジスタ７の値、すなわち、連続する２行の先
頭番地のアドレス差とを加算して、マルチプレクサ３を
介してラッチ回路４に出力する。
けて、ラッチ回路４からの出力に代えて、減算器１４か
らの出力を加算器８に与える。加算器８は、減算器１４
の値と、レジスタ７の値、すなわち、連続する２行の先
頭番地のアドレス差とを加算して、マルチプレクサ３を
介してラッチ回路４に出力する。
【００３０】上記実施例における各部の出力値の関係
を、さらに説明する。図３は、本発明のＤＭＡ制御装置
の動作を説明するための図である。符号は、図８のもの
に対応し、ＡL は、リングバッファの最終アドレスＡE
の直前に書き込まれている行の先頭アドレスで、現在、
このアドレスＡL を読み出しているものとする。ＡL-T
は、現在読出中のアドレスＡL の値から、リングバッフ
ァとして使用されている領域の総アドレス数を引いた値
に相当するアドレスで、リングバッファの領域外にあ
る。図３では、リングバッファの領域外の部分を、点線
で仮想的に示している。
を、さらに説明する。図３は、本発明のＤＭＡ制御装置
の動作を説明するための図である。符号は、図８のもの
に対応し、ＡL は、リングバッファの最終アドレスＡE
の直前に書き込まれている行の先頭アドレスで、現在、
このアドレスＡL を読み出しているものとする。ＡL-T
は、現在読出中のアドレスＡL の値から、リングバッフ
ァとして使用されている領域の総アドレス数を引いた値
に相当するアドレスで、リングバッファの領域外にあ
る。図３では、リングバッファの領域外の部分を、点線
で仮想的に示している。
【００３１】ここで、リングバッファの先頭アドレスＡ
S と、上記アドレスＡL-T との差を求めると、その差
は、リングバッファの最終アドレスＡE とアドレスＡL
との差ＡE −ＡL と一致する。そのことを、式を使って
次に示す。リングバッファとして使用されている領域の
総アドレス数をＴとすると、 ＡS −ＡL-T ＝ＡS −（ＡL −Ｔ） ＝ＡS −｛ＡL −（ＡE −ＡS ）｝ ＝ＡE −ＡL そして、ＡE とＡL との間のアドレス数は、Ｌ＋Ｍ−α
であるので、ＡS とＡL-T との間のアドレス数もＬ＋Ｍ
−αである。
S と、上記アドレスＡL-T との差を求めると、その差
は、リングバッファの最終アドレスＡE とアドレスＡL
との差ＡE −ＡL と一致する。そのことを、式を使って
次に示す。リングバッファとして使用されている領域の
総アドレス数をＴとすると、 ＡS −ＡL-T ＝ＡS −（ＡL −Ｔ） ＝ＡS −｛ＡL −（ＡE −ＡS ）｝ ＝ＡE −ＡL そして、ＡE とＡL との間のアドレス数は、Ｌ＋Ｍ−α
であるので、ＡS とＡL-T との間のアドレス数もＬ＋Ｍ
−αである。
【００３２】現在、アドレスＡL を読み出しているとこ
ろなので、ラッチ回路４からは、その時点で転送されて
いる行の先頭アドレス値であるアドレスＡL の値が出力
されている。その時、減算器１４からは、アドレスＡL
の値から、リングバッファとして使用されている領域の
総アドレス数を引いた値、すなわち、リングバッファの
領域外のアドレスＡL-T の値が出力されている。
ろなので、ラッチ回路４からは、その時点で転送されて
いる行の先頭アドレス値であるアドレスＡL の値が出力
されている。その時、減算器１４からは、アドレスＡL
の値から、リングバッファとして使用されている領域の
総アドレス数を引いた値、すなわち、リングバッファの
領域外のアドレスＡL-T の値が出力されている。
【００３３】その後、カウンタ６が、Ｌワード分カウン
トすると、改行信号が出力される。それと同時に、ラッ
チ回路４は、マルチプレクサ３から出力されている次の
行の先頭アドレス値をラッチするが、その値は、アドレ
スＡL のアドレス値に行間のアドレス差Ｌ＋Ｍを加算し
た値である。しかし、アドレスＡL からリングバッファ
の最終アドレスＡE までの間には、Ｌ＋Ｍ−αのアドレ
スしか残っていないので、ラッチ回路４の値は、リング
バッファの最終アドレスＡE を越える。
トすると、改行信号が出力される。それと同時に、ラッ
チ回路４は、マルチプレクサ３から出力されている次の
行の先頭アドレス値をラッチするが、その値は、アドレ
スＡL のアドレス値に行間のアドレス差Ｌ＋Ｍを加算し
た値である。しかし、アドレスＡL からリングバッファ
の最終アドレスＡE までの間には、Ｌ＋Ｍ−αのアドレ
スしか残っていないので、ラッチ回路４の値は、リング
バッファの最終アドレスＡE を越える。
【００３４】その結果、カウンタ６の値の如何に関わら
ず、加算器５の出力値は、リングバッファの最終アドレ
スＡE を越えるので、比較器１６が、マルチプレクサ２
０に切換信号を出力し、加算器１５の出力の方が端子Ａ
から出力される。その値は、アドレスＡL-T のアドレス
値に１行分のアドレスＬ＋Ｍが加えられた値となるが、
先に説明したように、アドレスＡL-T とＡS との間のア
ドレス数は、Ｌ＋Ｍ−αであるので、その値は、丁度、
リングバッファの先頭アドレスＡS ＋αとなり、読出対
象データ先頭アドレスＡT となる。
ず、加算器５の出力値は、リングバッファの最終アドレ
スＡE を越えるので、比較器１６が、マルチプレクサ２
０に切換信号を出力し、加算器１５の出力の方が端子Ａ
から出力される。その値は、アドレスＡL-T のアドレス
値に１行分のアドレスＬ＋Ｍが加えられた値となるが、
先に説明したように、アドレスＡL-T とＡS との間のア
ドレス数は、Ｌ＋Ｍ−αであるので、その値は、丁度、
リングバッファの先頭アドレスＡS ＋αとなり、読出対
象データ先頭アドレスＡT となる。
【００３５】一方、比較器１６の切換信号は、マルチプ
レクサ９にも与えられ、それにより、ラッチ回路４の出
力の代わりに、減算器１４の出力ＡL-T が、加算器８に
与えられる。加算器８では、減算器１４の出力Ａ
L-T と、レジスタ７の値、すなわち、連続する２行の先
頭番地のアドレス差Ｌ＋Ｍとが加算されるが、その値
は、読出対象データ先頭アドレスＡT となる。そして、
その読出対象データ先頭アドレスＡT が、マルチプレク
サ３を介してラッチ回路４に与えられ、ラッチされる。
レクサ９にも与えられ、それにより、ラッチ回路４の出
力の代わりに、減算器１４の出力ＡL-T が、加算器８に
与えられる。加算器８では、減算器１４の出力Ａ
L-T と、レジスタ７の値、すなわち、連続する２行の先
頭番地のアドレス差Ｌ＋Ｍとが加算されるが、その値
は、読出対象データ先頭アドレスＡT となる。そして、
その読出対象データ先頭アドレスＡT が、マルチプレク
サ３を介してラッチ回路４に与えられ、ラッチされる。
【００３６】それ以後は、その値を初期値として、アド
レス発生器１からのアドレス値を増加していく。このよ
うに、転送アドレスが、リングバッファの最終アドレス
を越えて、再び、リングバッファの先頭部分に戻る際
に、アドレス発生器１の初期値が設定し直され、アドレ
ス発生回路が初期化される。
レス発生器１からのアドレス値を増加していく。このよ
うに、転送アドレスが、リングバッファの最終アドレス
を越えて、再び、リングバッファの先頭部分に戻る際
に、アドレス発生器１の初期値が設定し直され、アドレ
ス発生回路が初期化される。
【００３７】（第２実施例）図２は、本発明の第２実施
例を示すブロック図である。符号は、図１のものに対応
している。アドレス発生回路１については、基本的に、
図１のものと変わりはないので、詳細は省略して示して
いる。
例を示すブロック図である。符号は、図１のものに対応
している。アドレス発生回路１については、基本的に、
図１のものと変わりはないので、詳細は省略して示して
いる。
【００３８】減算器１３の出力は、図１のものにおける
減算器１３の出力と同じく、リングバッファの総アドレ
ス数を表している。ただ、図１の第１実施例では、減算
器１４で、各行の先頭アドレスから、減算器１３の出力
値（総アドレス数）を減算しているのに対して、第２実
施例では、現在発生中のアドレス値から、減算器１３の
出力値を減算している。しかし、各行の先頭アドレスに
対して、カウンタ６の値を加える順と、減算器１３の出
力（総アドレス数）を引く順を入れ換えているだけで結
果的には、マルチプレクサ２０に入力される値に差異は
なく、第１実施例と同様な効果が得られる。なお、この
第２実施例によれば、第１実施例の場合より、加算器を
１個節約できる。
減算器１３の出力と同じく、リングバッファの総アドレ
ス数を表している。ただ、図１の第１実施例では、減算
器１４で、各行の先頭アドレスから、減算器１３の出力
値（総アドレス数）を減算しているのに対して、第２実
施例では、現在発生中のアドレス値から、減算器１３の
出力値を減算している。しかし、各行の先頭アドレスに
対して、カウンタ６の値を加える順と、減算器１３の出
力（総アドレス数）を引く順を入れ換えているだけで結
果的には、マルチプレクサ２０に入力される値に差異は
なく、第１実施例と同様な効果が得られる。なお、この
第２実施例によれば、第１実施例の場合より、加算器を
１個節約できる。
【００３９】
【発明の効果】以上述べた如く、本発明のＤＭＡ制御装
置によれば、次のような効果を奏する。アドレス発生回
路からのアドレス値が、リングバッファの最終アドレス
より大なる値になった時、該アドレス値からリングバッ
ファの総アドレス数を引いたアドレス値で、上記アドレ
ス発生回路を初期化するようにした。その結果、リング
バッファに書き込まれたデータを読み出す場合におい
て、アドレス発生回路からのアドレス値が、リングバッ
ファの最終アドレスを跳び越えて出力されたような場合
でも、読出位置が、必ず読出対象データ先頭アドレスに
戻るので、常に正しいデータ読み出しができるようにな
った。
置によれば、次のような効果を奏する。アドレス発生回
路からのアドレス値が、リングバッファの最終アドレス
より大なる値になった時、該アドレス値からリングバッ
ファの総アドレス数を引いたアドレス値で、上記アドレ
ス発生回路を初期化するようにした。その結果、リング
バッファに書き込まれたデータを読み出す場合におい
て、アドレス発生回路からのアドレス値が、リングバッ
ファの最終アドレスを跳び越えて出力されたような場合
でも、読出位置が、必ず読出対象データ先頭アドレスに
戻るので、常に正しいデータ読み出しができるようにな
った。
【図１】 本発明の第１実施例を示すブロック図
【図２】 本発明の第２実施例を示すブロック図
【図３】 本発明のＤＭＡ制御装置の動作を説明するた
めの図
めの図
【図４】 画像処理装置の概要を示すブロック図
【図５】 画像メモリへの画像データの入出力動作の一
例を説明するための図
例を説明するための図
【図６】 リングバッファの動作を説明するための図
【図７】 画像メモリ中の画像データの一部分を読み出
す場合を説明するための図
す場合を説明するための図
【図８】 画像メモリ中の画像データの一部分を読み出
す場合のリングバッファの動作を説明するための図
す場合のリングバッファの動作を説明するための図
【符号の説明】 １…アドレス発生回路、２，７，１１，１２…レジス
タ、３，９，２０…マルチプレクサ、４…ラッチ回路、
５，８，１５…加算器、６…カウンタ、１０…補正アド
レス発生回路、１３，１４…減算器、１６…比較器、５
０…ＣＰＵ、２１…画像メモリ、２２…システムバス、
２３…イメージバス、２４…バス接続器、３０…画像入
力部、３１，４１…ＤＭＡＣ、４０…画像出力部
タ、３，９，２０…マルチプレクサ、４…ラッチ回路、
５，８，１５…加算器、６…カウンタ、１０…補正アド
レス発生回路、１３，１４…減算器、１６…比較器、５
０…ＣＰＵ、２１…画像メモリ、２２…システムバス、
２３…イメージバス、２４…バス接続器、３０…画像入
力部、３１，４１…ＤＭＡＣ、４０…画像出力部
Claims (4)
- 【請求項１】 リングバッファに対してアドレス値を発
生するＤＭＡ制御装置であって、該リングバッファが設
定されている範囲内のアドレス値を初期値とし、順次リ
ングバッファのアドレス信号を発生するアドレス発生回
路と、該アドレス発生回路からのアドレス値が、上記リ
ングバッファの最終アドレスより大となった時、該アド
レス値からリングバッファの総アドレス数を引いたアド
レス値で、上記アドレス発生回路を初期化する補正アド
レス発生回路とを具えることを特徴とするＤＭＡ制御装
置。 - 【請求項２】 アドレス発生回路は、一定の周期毎に、
所定数のアドレスを跳ばしてアドレス値を出力する回路
であることを特徴とする請求項１記載のＤＭＡ制御装
置。 - 【請求項３】 アドレス発生回路は、順次アドレス値を
増加させ、その値が設定値に達するとクリアされると同
時に改行信号を発生するカウンタと、該改行信号が与え
られる度毎に、次行の先頭アドレス値を発生し、その先
頭アドレス値と上記カウンタの値とを加算する回路とを
具えることを特徴とする請求項２記載のＤＭＡ制御装
置。 - 【請求項４】 補正アドレス発生回路は、リングバッフ
ァの最終アドレスを保持する第１のレジスタと、リング
バッファの先頭アドレスを保持する第２のレジスタと、
上記第１のレジスタの値と第２のレジスタの値との差を
出力する減算器と、アドレス発生回路の出力から上記減
算器の出力を減じた値を出力する回路とを具えることを
特徴とする請求項１，請求項２又は請求項３記載のＤＭ
Ａ制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4184539A JPH064458A (ja) | 1992-06-18 | 1992-06-18 | Ｄｍａ制御装置 |
| US08/863,291 US5787497A (en) | 1992-06-18 | 1997-05-27 | Direct memory access control device for a ring buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4184539A JPH064458A (ja) | 1992-06-18 | 1992-06-18 | Ｄｍａ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064458A true JPH064458A (ja) | 1994-01-14 |
Family
ID=16154978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4184539A Pending JPH064458A (ja) | 1992-06-18 | 1992-06-18 | Ｄｍａ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5787497A (ja) |
| JP (1) | JPH064458A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6629160B1 (en) | 1999-06-16 | 2003-09-30 | Nec Electronics Corporation | Direct memory access controller |
| US7500028B2 (en) | 2003-03-20 | 2009-03-03 | Panasonic Corporation | DMA controller providing for ring buffer and rectangular block transfers |
| US8978504B2 (en) | 2011-10-13 | 2015-03-17 | Kabushiki Kaisha Tokai-Rika-Denki-Seisakusho | Shift device |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001005721A (ja) * | 1999-06-17 | 2001-01-12 | Nec Ic Microcomput Syst Ltd | Ｄｓｐによるリング・バッファ用メモリ確保によるフィルタ処理方法及びそのフィルタ処理システム |
| US6789183B1 (en) * | 1999-09-28 | 2004-09-07 | Texas Instruments Incorporated | Apparatus and method for activation of a digital signal processor in an idle mode for interprocessor transfer of signal groups in a digital signal processing unit |
| US6584514B1 (en) * | 1999-09-28 | 2003-06-24 | Texas Instruments Incorporated | Apparatus and method for address modification in a direct memory access controller |
| GB2371641B (en) * | 2001-01-27 | 2004-10-06 | Mitel Semiconductor Ltd | Direct memory access controller for circular buffers |
| CN100520754C (zh) * | 2003-03-12 | 2009-07-29 | Nxp股份有限公司 | 用于传送数据的数据处理设备以及方法 |
| US20060075184A1 (en) * | 2004-10-01 | 2006-04-06 | Jen-Ying Chen | Synchronous\asynchronous memory device with single port memory unit |
| FR2913785B1 (fr) * | 2007-03-13 | 2009-06-12 | St Microelectronics Sa | Gestion de memoire tampon circulaire |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4800524A (en) * | 1985-12-20 | 1989-01-24 | Analog Devices, Inc. | Modulo address generator |
| JPH0496163A (ja) * | 1990-08-08 | 1992-03-27 | Nec Corp | Ｄｍａコントローラ |
| JP2692384B2 (ja) * | 1990-12-29 | 1997-12-17 | 日本電気株式会社 | アドレス生成回路 |
| US5463749A (en) * | 1993-01-13 | 1995-10-31 | Dsp Semiconductors Ltd | Simplified cyclical buffer |
-
1992
- 1992-06-18 JP JP4184539A patent/JPH064458A/ja active Pending
-
1997
- 1997-05-27 US US08/863,291 patent/US5787497A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6629160B1 (en) | 1999-06-16 | 2003-09-30 | Nec Electronics Corporation | Direct memory access controller |
| US7500028B2 (en) | 2003-03-20 | 2009-03-03 | Panasonic Corporation | DMA controller providing for ring buffer and rectangular block transfers |
| US8978504B2 (en) | 2011-10-13 | 2015-03-17 | Kabushiki Kaisha Tokai-Rika-Denki-Seisakusho | Shift device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5787497A (en) | 1998-07-28 |
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