JP3323751B2 - 印刷装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、印刷装置に関し、特
に、印刷装置において、ＶＩＤＥＯ回路が印字データを
エンジン部に転送するとき、並行して描画メモリの初期
化を行う場合に、印字データを転送中と転送後で初期化
のためのアクセス順位（プライオリティ）を変えること
によって、効率的にメモリアクセスを行う機能を持つ印
刷装置に関するものである。

【０００２】

【従来の技術】従来の印刷装置では、描画メモリを初期
化（例えば、ゼロクリア）する際、印字データを転送し
ながら行う場合に、印字機構が複雑になり、ＤＭＡＣ
（ダイレクトメモリアクセスコントローラ）のリクエス
トチャンネルが増加すると、ＤＭＡＣにアクセスする他
のブロックと互いに相手リクエストの終了を待つことに
よって、オーバーフロー等の破綻をきたす可能性があっ
た。又、前記のような危険性がある場合には、各ブロッ
クのデータラッチメモリを増やすか（例えば、ＦＩＦＯ
の深さを増すなど）、または、ＶＩＤＥＯのデータ読み
込み動作と初期化動作をシーケンシャルに行い、この危
険性を回避していた。この場合、メモリの使用効率及び
全体としての処理効率が低下していた。

【０００３】

【発明が解決しようとする課題】従って、本発明の第１
の目的は、描画メモリを初期化する際のＤＭＡＣに対す
るアクセス順位（プライオリティ）を変えることによっ
て、メモリの使用効率及び処理効率を落とすことなく、
効率的に初期化を行う印刷装置を提供することにある。

【０００４】

【０００５】

【課題を解決するための手段】上記の第１の目的を達成
するために、本発明は、印刷データを入力する入力手段
と、前記入力手段により入力された印刷データを記憶す
る記憶手段と、印刷データを出力する出力手段と、前記
出力手段に対して印刷データを転送する転送手段と、要
求信号に応じて、前記記憶手段へのアクセスを直接制御
する制御手段と、前記制御手段に対する要求信号の優先
順位付けを行う優先順位付け手段とを有し、前記転送手
段は、前記制御手段に、前記記憶手段に記憶されている
印刷データの読み込みを要求する読み込み要求信号と、
前記記憶手段を初期化する書き込みを要求する書き込み
要求信号とを供給し、前記優先順位付け手段は、１ライ
ンの印刷データが転送されている間は、前記読み込み要
求信号の優先順位を高くし、１ラインの印刷データの転
送が完了すると、前記書き込み要求信号の優先順位を高
くすることを特徴とする印刷装置を採用するものであ
る。

【０００６】

【０００７】

【作用】本発明では、描画メモリの初期化時に、印字デ
ータの出力部への転送期間とそうでない期間に対して、
初期化のためのメモリアクセスの優先順位を変えること
によって、特に、メモリにアクセスするソースが多数存
在するシステムに対して効率的なメモリアクセスを実現
し、処理効率を向上させ、また、無駄な一時記憶メモリ
を削減する。

【０００８】本発明では、描画メモリの初期化時に、印
字データの出力部への転送期間とそうでない期間に対し
て、初期化のためのメモリアクセスの頻度を変動させる
ことによって、特に、メモリにアクセスするソースが多
数存在するシステムに対して効率的なメモリアクセスを
実現し、処理効率を向上させ、また、無駄な一時記憶メ
モリを削減する。

【０００９】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【００１０】図１は、本発明の各実施例に共通な主要な
回路を示す回路ブロック図である。図１において、１０
０は、ＣＰＵ（中央演算処理装置）である。１０１は、
制御プログラムや各種データの格納及び作業領域のため
のワークメモリ（ＲＡＭ及びＲＯＭ）である。１０２
は、ＣＰＵを介さずに直接メモリアクセスを制御するＤ
ＭＡＣ（ダイレクトメモリアクセスコントローラ）であ
る。１０３は、印字データを格納する描画メモリであ
り、印字データは描画メモリ１０３からＶＩＤＥＯ回路
１０４を介して印刷部（エンジン部）１０７に転送され
る。１０５及び１０６は、ＤＭＡＣに対するＶＩＤＥＯ
回路以外のＤＭＡリクエストソースが多数存在すること
を表している。

【００１１】本発明は、多数のＤＭＡリクエストソース
が存在してアビートレーションを行っているためバスが
混雑しているとき、最も優先順序の高いＶＩＤＥＯ回路
が描画メモリに格納された印字データをエンジンに転送
しながら描画メモリの初期化を行う場合に、他のブロッ
クまたはＶＩＤＥＯ回路自身がオーバーフロー等の発生
によってシステムとして破綻をきたさないように効率的
に描画メモリの初期化を行うことができる印刷装置を提
供するものである。

【００１２】（実施例１）図２は、ＶＩＤＥＯ回路とＤ
ＭＡＣ間の信号のやり取りを示すブロック図である。な
お、ＤＭＡＣ回路２０２（図１の１０２に対応）がアド
レスを管理している場合を想定している。なお、２０１
はＶＩＤＥＯ回路（図１の１０１に対応）であり、２０
３は描画メモリ（図１の１０３に対応）である。

【００１３】図３は、ＤＭＡＣ回路２０１の内部の主要
素子を示すブロック図である。３０２〜３０５〜は、ア
ドレス設定レジスタである。これらのブロックの外部よ
りこれらのレジスタにスタートアドレスがセットされ
る。図３において、３０２から順にプライオリティが高
いものとする。３０１は、ＤＭＡＣ制御本体であり、こ
のブロックに外部からのＤＭＡリクエスト及びリード／
ライト信号が入力されると、各種の制御信号が発生し、
最初にアドレスセレクタ３１０によって出力アドレスが
決定され、次いでＲＡＳ／ＣＡＳ等のＤＲＡＭ制御信号
が出力される。ここで、１回の読み込み及び書き込みが
終了すると、その分のカウント（例えば、一般的なバー
ストアクセスならば４カウント）がスタートアドレスに
足されてセレクタ３０６〜３０９〜がアドレス書き戻し
バスに切り換えられ、アドレスレジスタ３０２〜３０５
〜に書き戻される。この時点で１回のアクセスサイクル
が完了する。

【００１４】図４は、ＶＩＤＥＯ回路とＤＭＡＣ回路と
の間のタイミングチャートの一例を示す。図４におい
て、ＢＤはエンジンから出力される水平同期信号であ
る。ＬＥＮＤは、１ライン分の印字データの転送を完了
したことを示す信号である。ＶＤＯＲＱ−Ｒ／ＶＤＯＲ
Ｑ−Ｗは、リード用／ライト（初期化）用のデータリク
エスト信号である。ＷＮＲ−Ｒ／ＷＮＲ−Ｗは、ＶＤＯ
ＲＱ−Ｒ／ＶＤＯＲＱ−Ｗ信号用のリード／ライト信号
である。ＣＯＭＰは、ＶＤＯＲＱ−ＲとＶＤＯＲＱ−Ｗ
のアドレス値が一致した場合にイネーブルとなる信号
（初期化完了を指示する信号）である。ＰＥＮＤは、１
ページの終了を示す信号である。ＢＤからＬＥＮＤの間
が１ラインの印字データを転送する区間である。

【００１５】一般的にＶＩＤＥＯ回路のアクセス権は最
優先であり、ここで初期化モード（例えば、印字データ
を転送しながらメモリをゼロクリアする）に入ると、リ
ード用アクセスとゼロクリアのためのライトアクセス
は、リードのみの場合に比較して２倍のアクセス時間が
必要となる。この区間内では、次の印字データを準備す
る描画回路などその他のブロックも頻繁にアクセスして
おり、そこに最優先のＶＩＤＥＯ回路が２倍のアクセス
時間を取るとそれだけお互いにオーバーフロー等の破綻
をきたす可能性が高くなる。

【００１６】そこで、本発明によれば、ＶＩＤＥＯ回路
のアクセスをリード用（ＶＤＯＲＱ−Ｒ、ＷＮＲ−Ｒ）
とライト用（ＶＤＯＲＱ−Ｗ、ＷＮＲ−Ｗ）に分離し
て、ＶＩＤＥＯ回路が１ラインの印字データを転送して
いる区間は初期化アクセスのプライオリティを低く抑え
て、１ラインの印字データの転送が完了すると、初期化
動作を最優先にすることによって前述の危険を回避す
る。また、各ブロックにおいてメモリからのデータラッ
チを最小限にしてゲート効率を上げることができる（例
えば、オーバーフロー等の破綻を回避するためにＦＩＦ
Ｏの深さを２倍にするなど）。

【００１７】図４において、ＶＤＯＲＱ−Ｒの〜は
リードアクセスを示している。また、リードアクセスに
追随してプライオリティの低い初期化アクセスＶＤＯＲ
Ｑ−Ｗがまばらに発生している。ここで、図３におい
て、アドレス設定レジスタ３０２はＶＤＯＲＱ−Ｒ用の
アドレスレジスタ（アドレス１）であり、アドレス設定
レジスタ３０５はＶＤＯＲＱ−Ｗ用のアドレスレジスタ
（アドレス３）である。

【００１８】初期化モードに入ると、ＶＤＯＲＱ−Ｗ
は、ＶＤＯＲＱ−Ｒの１ラインの最終アドレスと一致す
るまで、即ち、図３に示すコンパレータ３１３からＣＯ
ＭＰ信号が発生するまで（言い換えると、ＣＯＭＰ信号
がハイレベルとなり、イネーブル状態になるまで）初期
化動作を繰り返す。ＬＥＮＤが発生するまでは、コンパ
レータ３１３がアドレスレジスタ３０２のアドレス１と
アドレスレジスタ３０５のアドレス３の比較を行ってお
り（コンパータ３１３に、アドレス１はアドレスレジス
タ３０２から直接入力されており、アドレス３はアドレ
スレジスタ３０５からセレクタ３１２を介して入力され
ている）、これらのアドレスが一致していないと、ＣＯ
ＭＰをディスネーブル状態（図４において、ローレベ
ル）にしている。なお、アドレスが一致すると、ＣＯＭ
Ｐはイネーブル状態（図４において、ハイレベル）にな
る。

【００１９】ＬＥＮＤが発生し、この時点で、ＣＯＭＰ
がディスネーブル状態であると（なお、ＣＯＭＰがイネ
ーブル状態となっており、初期化が完了している場合に
は下記に説明する動作には入らない）、ＶＩＤＥＯ回路
よりアドレスレジスタ３１１（アドレス２）にラッチ信
号ＡＤＤＬＴ２が入力され、現在の最終アドレス（リー
ドの最終アドレス）１がアドレスレジスタ３０２からア
ドレスレジスタ３１１（アドレス２）に書き込まれる。
これと同時に、セレクタ３１２にはアドレス２セレクト
信号ＡＤＤＳＥＬ２が入力され、セレクタ３１２は、ア
ドレスレジスタ３０５からのアドレス３に代えて、アド
レスレジスタ３１１のアドレス２（最終アドレス１に相
当する）を選択する。したがって、これ以後（ＣＯＭＰ
がイネーブル状態になるまで）、コンパレータ３１３の
一方の入力端子にはアドレスレジスタ３１１からのアド
レス２（即ち、最終アドレス１）が入力される。

【００２０】次に、アドレス１セレクト信号ＡＤＤＳＥ
Ｌ１がセレクタ３０６に入力され、アドレス１ラッチ信
号ＡＤＤＳＥＬ１がアドレスレジスタ３０２に入力され
ることによって、アドレスレジスタ３０５のアドレス３
の値がアドレスレジスタ３０２に書き込まれ、また、コ
ンパレータ３１３の他方の入力端子に入力されることに
なる。この結果、コンパレータ３１３は、リードの最終
アドレス１とライト動作中の現在のアドレス３を比較し
続ける。

【００２１】前述のように、ライト用のアドレスの変更
が最優先のプライオリティを持つアドレスレジスタ３０
２を用いて行われることになるので、ＬＥＮＤの発生以
降は初期化動作（ライト動作）が最優先となる。その
後、初期化動作が完了するまで、即ち、ライトアドレス
がリードの最終アドレスと一致するまで実行される。
又、この区間においては（ＬＥＮＤ発生から初期化動作
完了まで）、ＷＮＲ−Ｒはライト信号ＷＮＲ−Ｗとして
働く。初期化が最終アドレスまで完了し、ＣＯＭＰが発
生すると、ＶＩＤＥＯ回路は動作を止め、ＡＤＤＳＥＬ
２がセレクタ３１２に入力され、セレクタ３１２はアド
レスレジスタ３１１のアドレス２に代えて再びアドレス
３を選択し、次の水平同期信号ＢＤを待つ。

【００２２】言うまでもなく、本発明は、ＶＩＤＥＯ回
路の初期化の機構についてのものであってＤＭＡＣ回路
はどのような形態であっても構わない。実施例において
は、ＤＭＡＣ側がアドレスを管理しているが、別に各ブ
ロックがそれぞれにアドレスを管理してもよい。その場
合には、図３の符号３０２、３０５、３１１〜３１３等
で示す機構はＶＩＤＥＯ回路内部に含まれることにな
る。

【００２３】（実施例２）実施例１では、初期化動作が
１ラインこどに最終アドレスまで完了することを前提と
していたが、次の水平同期信号ＢＤが来るまでに前１ラ
イン分の初期化が間に合わない場合も考えられる。もし
も、ＬＥＮＤが発生して次のＢＤまでに初期化が完了す
るための十分な時間がない可能性がある場合には、この
区間に対して、ＶＩＤＥＯ回路からアドレス３ラッチイ
ネーブル信号であるＡＤＤＬＴ３ＥＮをアドレスレジス
タ３０５に入力して、アドレス１への書き戻しと同時
に、アドレス３にも強制的に同じ値を書き戻す。

【００２４】図５は実施例２の場合のタイミングチャー
トである。前ラインの初期化がまで終わったときに次
のＢＤがきた場合には、アドレスレジスタ３０５には、
既にのスタートアドレスが設定されているので、次の
ラインの初期化は、前ラインのから始まり、最終的に
つぎのページの印字開始を示す垂直同期信号が来るまで
１ページの初期化を完了して、図５のＰＥＮＤ信号を出
力する（ＣＯＭＰ信号がイネーブルとなる）。なお、前
述の動作は、一定の領域単位（バンド単位）に初期化を
完了するようにしてもかまわない。

【００２５】（実施例３）図６は、ＶＩＤＥＯ回路とＤ
ＭＡＣ間の信号のやり取りを示すブロック図である。な
お、ＤＭＡＣ回路４０２（図１の１０２に対応）がアド
レスを管理している場合を想定している。なお、４０１
はＶＩＤＥＯ回路（図１の１０１に対応）であり、４０
３は描画メモリ（図１の１０３に対応）である。

【００２６】図７は、ＶＩＤＥＯ回路の内部の概略を示
すブロツク図であり、特に本発明に関係するＤＭＡＣと
のインターフェース部分のブロックを表している。図７
において、５０２、５０３はライト及びリード用のアド
レス設定レジスタである。このブロック外部よりこれら
のレジスタ５０２、５０３にスタートアドレスがセット
されることになる。５０１は、アドレスカウンタであ
る。

【００２７】セレクタ５０６を通してリードまたはライ
トアドレスがアドレスカウンタ５０１にロードされ、ア
クセスごとに適当にインクリメントされる。アドレスカ
ウンタ５０１よりＤＭＡＣ４０２（図６）に出力された
１回のアクセスにおける最終アドレスは、アドレス書き
戻しパスによってセレクタ５０４または５０５を通して
リードアドレスレジスタ５０３またはライトアドレスレ
ジスタ５０２に書き戻される。５０８は、ＦＩＦＯメモ
リであり、ＤＭＡＣに対して出したＤＭＡＣ要求信号に
よって得られたＤＡＴＡを格納する場所である。

【００２８】このＦＩＦＯは、３／４，１／２，１／４
等の残量フラグが付いており、その情報はＤＭＡＣＩ／
Ｆ制御回路３０９に逐次に渡されるように構成されてい
る。このＤＭＡＣＩ／Ｆ制御回路３０９は、各セレクタ
５０４、５０５、５０６、アドレスカウンタ５０１、Ｆ
ＩＦＯ５０８等を制御するシーケンサーである。これか
ら、ＤＭＡＣへのＤＭＡＣ要求信号ＶＤＯＲＱ等の信号
が適切なタイミングで出力される。５０７は、リードア
ドレス値とライトアドレス値を比較している比較回路で
ある。両値が一致した場合にイネーブル’Ｈ’の信号が
ＤＭＡＣＩ／Ｆ制御回路３０９に入力される。

【００２９】図８は、ＤＭＡＣとＤＭＡＣ以外の他のブ
ロックとの間の基本的なタイミングチャートの一例であ
る。まず、ＤＭＡＣ要求信号ＤＲＥＱが出力されると、
始めの１ＣＬＫ区間てＤＭＡＣ内部において他のブロッ
クのＤＭＡＣ要求信号とのアビートレーションがとら
れ、図８に示すように、２ＣＬＫ目の立ち上がりからデ
ータイネーブル信号ＤＡＴＡＥＮがデータ要求もとに返
される。ＤＡＴＡＥＮ信号を受け取ったブロックは、こ
の信号を契機としてデータの読み込み及び書き込みを行
う。

【００３０】図９は、本発明に関係するＶＩＤＥＯとＤ
ＭＡＣ間のタイミングチャートの例である。ＶＤＯＲＱ
は、ＶＩＤＥＯ回路のデータ要求信号、ＶＤＯＤＥＮ
は、ＶＩＤＥＯ用のデータイネーブル信号である。ＷＮ
Ｒは、リード／ライト信号である。ＬＥＡＶＥは、ＦＩ
ＦＯの残量を示すフラグであり、所定の量を越えると
（ＦＩＦＯ残量が減ると）イネーブルとなる。

【００３１】まず、ＶＤＯＲＱを出力する場合は、必ず
残量フラグＬＥＡＶＥを観てから、リード及びライトの
どちらでアクセスするかを判断する。ＬＥＡＶＥフラグ
がまだディスイネーブル状態でライトアクセスの動作に
入ったのが図９−ａである。ここで、所定のアビトレー
ション区間を過ぎてもＶＤＯＤＥＮが返って来ない場合
には、ＶＩＤＥＯ側ではデータ要求権利を取れなかった
と判断し、次のＣＬＫの立ち下がりで一旦ＶＤＯＲＱを
ディスイネーブルにして、再び残量フラグＬＥＡＶＥを
確認にいく。この時、ＬＥＡＶＥフラグがイネーブルで
あると今度はＦＩＦＯを満たすためにリード用としてア
クセスを行う。リード用アクセスを行った場合には、前
記のようにアビートレーション区間を過ぎてもＶＤＯＤ
ＥＮが返ってこなくてもＶＤＯＲＱをディスイネーブル
にすることはない（図９−ｂ）。

【００３２】図１０は、ＶＩＤＥＯ回路内部のタイミン
グチャートの一例である。ＢＤは、エンジンから出力さ
れる水平同期信号である。ＬＥＮＤは、１ライン分の印
字データを転送完了したことを示す信号である。ＣＯＭ
Ｐ（コンパレータ５０７の出力）は、ＶＤＯＲＱ−Ｒと
ＶＤＯＲＱ−Ｗのアドレス値、即ち、リードアドレス５
０３のアドレス値とライトアドレス５０２のアドレス値
が一致した場合にイネーブルとなる信号である。ＰＥＮ
Ｄは、１ページの終了を示す信号である。ＢＤからＬＥ
ＮＤの間が１ラインの印字データを転送する区間であ
る。

【００３３】一般的にＶＩＤＥＯ回路のアクセス権は最
優先であり、ここで初期化モード（例えば、印字データ
を転送しながらメモリをゼロクリアする）に入ると、リ
ード用アクセスとゼロクリアのためのライトアクセスで
リードのみの場合に比較して２倍のアクセス時間が必要
となる。この区間には、次の印字データを準備する描画
回路などその他のブロックも頻繁にアクセスしており、
そこに最優先のＶＩＤＥＯ回路が２倍のアクセス時間を
取るとそれだけお互いにオーバーフロー等の破綻をきた
す可能性が高くなってくる。

【００３４】そこで、本発明によれば、ＶＩＤＥＯが描
画メモリを初期化するためにライトアクセスに行った場
合において、ＤＭＡＣのアビートレーションによってす
ぐにアクセス権を取れなかった時には、前に述べたよう
に一旦ＶＤＯＲＱをディスイネーブルにして必ず残量フ
ラグを確認に行くようにして、ＶＩＤＥＯ回路が１ライ
ンの印字データを転送している区間は初期化のためのア
クセス回数を低く抑えて、１ラインの印字データの転送
が完了すると、初期化動作を最優先にすることによって
前述の危険を回避し、また、各ブロックにおいてメモリ
からのデータラッチを最小限にすることができゲート効
率を上げることができる。（例えば、オーバーフロー等
の破綻を回避するためにＦＩＦＯの深さを２倍にするな
ど）

【００３５】図１０で、ＶＤＯＲＱの実線の波形はリー
ドアクセスを示し、点線の波形はライトアクセスを示し
ている。印字データを転送しているＢＤからＬＥＮＤま
での区間は、リードアクセスが優先しており、それに追
随してアクセス権の低い初期化アクセス（波線）がまば
らに発生している。ＬＥＮＤが発生し、１ラインの印字
データが転送完了すると、リード用の最終アドレスに向
けて、最優先で描画メモリの初期化が行われる。ここ
で、次のＢＤが来ると再びリードアクセスが最優先とな
り、これらの動作を繰り返して最終のＬＥＮＤがくると
リードアクセスの最終アドレスまで一気に初期化を行
い、ＣＯＭＰがイネーブルになると１ページの終了を示
すＰＥＮＤ信号を発生して、次の垂直同期信号を待つ。

【００３６】

【発明の効果】以上説明したように、本発明によれば、
描画メモリの初期化時に、印字データの出力部への転送
期間とそうでない期間に対して、初期化のためのメモリ
アクセスの優先順位を変えることによって、特に、メモ
リにアクセスするソースが多数存在するシステムに対し
て効果的なメモリアクセスを実現し、処理効率を向上さ
せ、また、無駄な一時記憶メモリを削減する効果があ
る。

【００３７】また、本発明によれば、描画メモリの初期
化時に、印字データの出力部への転送期間とそうでない
期間に対して、初期化のためのメモリアクセス頻度を変
動させることによって、特に、メモリにアクセスするソ
ースが多数存在するシステムにたいして効率的なメモリ
アクセスを実現し、処理効率を向上させ、また、無駄な
一時記憶メモリを削減する効果がある。

【図面の簡単な説明】

【図１】図１は、本発明の各実施例の主要な回路を示す
回路ブロック図である。

【図２】図２は、本発明の実施例１のＶＩＤＥＯとＤＭ
ＡＣと描画メモリ間の信号の流れを示す図である。

【図３】図３は、実施例１のＤＭＡＣ内部を簡略化した
ブロック図である。

【図４】図４は、実施例１のタイミングチャートであ
る。

【図５】図５は、実施例２のタイミングチャートであ
る。

【図６】図６は、実施例３のＶＩＤＥＯとＤＭＡＣと描
画メモリ間の信号の流れを示す図である。

【図７】図７は、実施例３のＶＩＤＥＯ内部のＤＭＡＣ
Ｉ／Ｆ部分を簡略化したブロック図である。

【図８】図８は、実施例３のＤＭＡＣと他のブロックと
のデータ要求に対するタイミングチャートの一例であ
る。

【図９】図９は、実施例３のＤＭＡＣとＶＩＤＥＯとの
データ要求に対するタイミングチャートの一例である。

【図１０】図１０は、実施例３のＶＩＤＥＯ内部のタイ
ミングチャートの一例である。

【符号の説明】

１００ ＣＰＵ １０２ ＤＭＡＣ １０３ 描画メモリ １０４ ＶＩＤＥＯ回路 １０７ エンジン ２０１、４０１ ＶＩＤＥＯ回路 ２０２、４０２ ＤＭＡＣ ２０３、４０３ 描画メモリ ３０１ ＤＭＡＣ制御本体 ３０２〜３０５ アドレスレジスタ ３０６〜３０９ セレクタ ３１０ アドレスセレクタ ３１１ アドレスレジスタ ３１２ セレクタ ３１３ コンパレータ ５０１ アドレスカウンタ ５０２ ライトアドレスレジスタ ５０３ リードアドレスレジスタ ５０４〜５０６ セレクタ ５０７ コンパレータ ５０８ ＦＩＦＯ ５０９ ＤＭＡＣ Ｉ／Ｆ制御回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｇ０６Ｆ 13/362 ５１０ Ｇ０６Ｆ 1/00 ３５０Ａ (56)参考文献 特開 平７−178972（ＪＰ，Ａ) 特開 平５−35653（ＪＰ，Ａ) 特開 平７−17873（ＪＰ，Ａ) 特開 平２−70465（ＪＰ，Ａ) 特開 平８−207365（ＪＰ，Ａ) 特開 平４−83674（ＪＰ，Ａ) 特開 平５−16452（ＪＰ，Ａ) 特開 平５−274249（ＪＰ，Ａ) 特開 平８−132690（ＪＰ，Ａ) 特開 平８−85240（ＪＰ，Ａ) 特開 平３−94573（ＪＰ，Ａ) 特開 昭60−183627（ＪＰ，Ａ) 特開 昭62−128326（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) B41J 5/30 B41J 2/44 G06F 1/24 G06F 3/12 G06F 13/28 310 G06F 13/362 510

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 印刷データを入力する入力手段と、 前記入力手段により入力された印刷データを記憶する記
   憶手段と、 印刷データを出力する出力手段と、 前記出力手段に対して印刷データを転送する転送手段
   と、 要求信号に応じて、前記記憶手段へのアクセスを直接制
   御する制御手段と、 前記制御手段に対する要求信号の優先順位付けを行う優
   先順位付け手段とを有し、 前記転送手段は、前記制御手段に、前記記憶手段に記憶
   されている印刷データの読み込みを要求する読み込み要
   求信号と、前記記憶手段を初期化する書き込みを要求す
   る書き込み要求信号とを供給し、 前記優先順位付け手段は、１ラインの印刷データが転送
   されている間は、前記読み込み要求信号の優先順位を高
   くし、１ラインの印刷データの転送が完了すると、前記
   書き込み要求信号の優先順位を高くすることを特徴とす
   る印刷装置。
2. 【請求項２】 前記制御手段は、ダイレクトメモリアク
   セスコントローラであり、前記出力手段は印刷部であ
   り、前記転送手段は前記印刷部に印刷データを転送する
   ビデオ回路であり、前記記憶手段は描画メモリであるこ
   とを特徴とする請求項１に記載の印刷装置。
3. 【請求項３】 印字データを記憶する描画メモリへのア
   クセスを直接制御するダイレクトメモリアクセスコント
   ローラがエンジン部に印字データを転送するＶＩＤＥＯ
   回路に前記描画メモリから印字データを転送し、前記Ｖ
   ＩＤＥＯ回路が前記エンジン部に印字データを転送して
   印刷を行い、前記描画メモリから前記ＶＩＤＥＯ回路に
   印字データを転送するのと並行して描画メモリの初期化
   を行う印刷装置であって、 前記描画メモリに対するアクセスの優先順位が高い第１
   アドレスレジスタと、 前記第１アドレスレジスタより、前記描画メモリに対す
   るアクセス優先順位が低い第２アドレスレジスタと、 １ラインの印字の開始を示す開始信号を発生する開始信
   号発生手段と、 １ラインの印字データの転送の完了を示す転送完了信号
   を発生する転送完了信号発生手段と、 前記開始信号発生手段により開始信号が発生されてから
   前記転送完了信号発生手段により転送完了信号が発生さ
   れるまでは、印字データの読み込みを要求する読み込み
   信号が示すアドレスを前記第１アドレスレジスタに供給
   する読み込み要求信号供給手段と、 前記転送完了信号発生手段により転送完了信号が発生さ
   れた後に、前記描画メモリの印字データを初期化する書
   き込みを要求する書き込み要求信号が示すアドレスを前
   記第２アドレスレジスタに代えて前記第１アドレスに供
   給することが可能な書き込み要求信号供給手段とを有す
   ることを特徴とする印刷装置。
4. 【請求項４】 前記第１アドレスレジスタが示すアドレ
   スと前記第２アドレスレジスタが示すアドレスを比較し
   て、一致したときに、一致したことを示す一致信号を発
   生する比較手段をさらに有し、 前記転送完了信号発生手段が転送完了信号を発生したと
   き、前記比較手段が一致信号を発生していない場合、前
   記書き込み要求信号供給手段は、前記第２アドレスレジ
   スタに代えて前記第１アドレスレジスタに、書き込み要
   求信号が示すアドレスを供給することを特徴とする請求
   項３に記載の印刷装置。
5. 【請求項５】 前記開始信号発生手段が次に開始信号を
   発生するまでに、前記比較手段が一致信号を発生しない
   場合、前記第１アドレスレジスタが現在示すアドレス
   を、前記第２アドレスレジスタに書き込むことを特徴と
   する請求項４に記載の印刷装置。