JPH0644632B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0644632B2 JPH0644632B2 JP15977587A JP15977587A JPH0644632B2 JP H0644632 B2 JPH0644632 B2 JP H0644632B2 JP 15977587 A JP15977587 A JP 15977587A JP 15977587 A JP15977587 A JP 15977587A JP H0644632 B2 JPH0644632 B2 JP H0644632B2
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- hole
- layer
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- gate
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置に関するもので、特に微細な不
揮発性メモリに使用されるものである。
揮発性メモリに使用されるものである。
（従来の技術） 従来の不揮発性メモリを第５図，第６図を用いて説明す
る。第５図はパターン平面図、第６図は第５図のＡ−
Ａ′線に沿う断面図で、図中２０は半導体基板，２１は
ソース領域，２２はドレイン領域，２３は素子分離領
域，２４はフローティングゲート，２５はコントロール
ゲート，２６は絶縁膜である。即ち従来の不揮発生メモ
リは、フローティングゲート２４及びコントロールゲー
ト２５が平面上に形成されている。トランジスタのソー
ス２１は共通電位となり、ドレイン２２へのビット線２
７のコンタクト２８により書き込みを行なう。ドレイン
２２は、隣接するセルのドレインと素子分離領域２３に
よって電気的に分離されている。２９は１メモリセルを
示す。
る。第５図はパターン平面図、第６図は第５図のＡ−
Ａ′線に沿う断面図で、図中２０は半導体基板，２１は
ソース領域，２２はドレイン領域，２３は素子分離領
域，２４はフローティングゲート，２５はコントロール
ゲート，２６は絶縁膜である。即ち従来の不揮発生メモ
リは、フローティングゲート２４及びコントロールゲー
ト２５が平面上に形成されている。トランジスタのソー
ス２１は共通電位となり、ドレイン２２へのビット線２
７のコンタクト２８により書き込みを行なう。ドレイン
２２は、隣接するセルのドレインと素子分離領域２３に
よって電気的に分離されている。２９は１メモリセルを
示す。
（発明が解決しようとする問題点） 従来の不揮発性メモリは、ゲート電極を基板表面に形成
することと、独立端子であるドレイン２２を基板表面に
形成するために、素子分離２３が必要であるなどの理由
により、高集積化に適していないものであった。
することと、独立端子であるドレイン２２を基板表面に
形成するために、素子分離２３が必要であるなどの理由
により、高集積化に適していないものであった。
本発明は上記実情に鑑みてなされたもので、上記従来の
問題点を解消し、高集積化に適した半導体記憶装置を提
供しようとするものである。
問題点を解消し、高集積化に適した半導体記憶装置を提
供しようとするものである。
［発明の構成］ （問題点を解決するための手段と作用） 本発明は、第１導電型半導体基体と、該基体上に形成さ
れた穴と、該穴の側壁部に電気的に孤立した状態で形成
された第１のゲート電極と、前記穴の側壁部と第１のゲ
ート電極との間に配置された第１のゲート絶縁膜と、前
記第１のゲート電極をおおう状態で形成された第２のゲ
ート電極と、前記第１のゲート電極と第２のゲート電極
との間に配置された第２のゲート絶縁膜と、前記穴の底
部において前記第１のゲート電極に端が対向する状態で
形成された第２導電型の第１の半導体層と、前記半導体
基体表面において前記第１のゲート電極に一部が対向す
る深さで形成された第２導電型の第２の半導体層と、前
記穴を通して前記第１の半導体層と接した状態で形成さ
れた配線層とを具備し、前記第１，第２の半導体層の一
方をソース、他方をドレインとし、前記穴の側壁部をチ
ャネルとしたトランジスタが形成され、前記第１のゲー
ト電極が前記チャネル付近で発生したホットキャリアが
注入されるフローティングゲートとなることを特徴とす
る。即ち本発明は、半導体基体に穴埋め込み式の縦型ト
ランジスタを形成し、独立電位であるドレイン（又はソ
ース）を前記穴の底部におし込め、素子分離領域をなく
すことによって前記本発明の目的を達成しようとするも
のである。
れた穴と、該穴の側壁部に電気的に孤立した状態で形成
された第１のゲート電極と、前記穴の側壁部と第１のゲ
ート電極との間に配置された第１のゲート絶縁膜と、前
記第１のゲート電極をおおう状態で形成された第２のゲ
ート電極と、前記第１のゲート電極と第２のゲート電極
との間に配置された第２のゲート絶縁膜と、前記穴の底
部において前記第１のゲート電極に端が対向する状態で
形成された第２導電型の第１の半導体層と、前記半導体
基体表面において前記第１のゲート電極に一部が対向す
る深さで形成された第２導電型の第２の半導体層と、前
記穴を通して前記第１の半導体層と接した状態で形成さ
れた配線層とを具備し、前記第１，第２の半導体層の一
方をソース、他方をドレインとし、前記穴の側壁部をチ
ャネルとしたトランジスタが形成され、前記第１のゲー
ト電極が前記チャネル付近で発生したホットキャリアが
注入されるフローティングゲートとなることを特徴とす
る。即ち本発明は、半導体基体に穴埋め込み式の縦型ト
ランジスタを形成し、独立電位であるドレイン（又はソ
ース）を前記穴の底部におし込め、素子分離領域をなく
すことによって前記本発明の目的を達成しようとするも
のである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例を示す断面図であり、１はＰ型基板、２は
第１のゲート酸化膜、３は第１のゲート電極、４は第２
のゲート酸化膜、５は第２のゲート電極、６はＮ型ドレ
イン（又はソース）層、７はＮ型のソース（又はドレイ
ン）層、８は層間絶縁膜、９は金属配線層（ビット
線）、１０は穴、１１はチャネル領域である。
図は同実施例を示す断面図であり、１はＰ型基板、２は
第１のゲート酸化膜、３は第１のゲート電極、４は第２
のゲート酸化膜、５は第２のゲート電極、６はＮ型ドレ
イン（又はソース）層、７はＮ型のソース（又はドレイ
ン）層、８は層間絶縁膜、９は金属配線層（ビット
線）、１０は穴、１１はチャネル領域である。
即ち本装置の構成は、Ｐ型基板１に、穴１０を設け、こ
の穴１０の側壁部に、電気的に孤立した状態で形成され
た第１のゲート電極３を設け、穴１０の側壁部と第１の
ゲート電極３との間に第１のゲート酸化膜２を設け、第
１のゲート電極３をおおう如く第２のゲート電極５を設
け、第１のゲート電極３と第２のゲート電極５との間に
第２のゲート酸化膜４を設け、穴１０の底部において第
１のゲート電極に端がかかる状態でドレイン層６を設
け、基板１の表面において第１のゲート電極３に一部が
かかる深さで形成されたソース層７を設け、穴１０を通
してドレイン層６と接する金属配線層９を設ける。これ
により穴１０の側壁部をチャネル領域１１としたトラン
ジスタが形成され、第１のゲート電極３が、チャネル直
下で発生したホットキャリアが注入されるフローティン
グゲートとなり、第２のゲート電極５がコントロールゲ
ートとなるものである。
の穴１０の側壁部に、電気的に孤立した状態で形成され
た第１のゲート電極３を設け、穴１０の側壁部と第１の
ゲート電極３との間に第１のゲート酸化膜２を設け、第
１のゲート電極３をおおう如く第２のゲート電極５を設
け、第１のゲート電極３と第２のゲート電極５との間に
第２のゲート酸化膜４を設け、穴１０の底部において第
１のゲート電極に端がかかる状態でドレイン層６を設
け、基板１の表面において第１のゲート電極３に一部が
かかる深さで形成されたソース層７を設け、穴１０を通
してドレイン層６と接する金属配線層９を設ける。これ
により穴１０の側壁部をチャネル領域１１としたトラン
ジスタが形成され、第１のゲート電極３が、チャネル直
下で発生したホットキャリアが注入されるフローティン
グゲートとなり、第２のゲート電極５がコントロールゲ
ートとなるものである。
第２図は第１図のつくり方の説明図で、例えばＰ型で５
Ωcm（比抵抗）の半導体基板１に、開口部が１．０×
１．０μｍ２程度、深さ１．５μｍ程度の穴１０をテー
パ角３゜で形成し、また基板表面に第１のゲート酸化膜
２を４００Å程度形成する（第２図(a)）。その後第１
のゲート電極（例えばポリシリコン）３を穴１０の側壁
部に形成する（第２図(b)）。次に穴１０の底部及び基
板表面に、不純物濃度〜１０２０cm-3程度のＮ型層（ド
レイン）６及びＮ型層（ソース）７を形成する（第２図
(c)）。次に第１のゲート電極３の表面に第２のゲート
酸化膜４を２００Å程度形成する（第２図(d)）。その
後第２のゲート電極（例えばポリシリコン）５をパター
ン形成し、これをワード線とする（第２図(e)）。次に
第１図の如く層間絶縁膜８を形成した後、ＲＩＥ（リア
クティブ・イオン・エッチング）法を用い、自己整合的
にドレイン層６上の絶縁膜８，２を除去し、ドレイン層
６に接するように金属配線９を形成するものである。
Ωcm（比抵抗）の半導体基板１に、開口部が１．０×
１．０μｍ２程度、深さ１．５μｍ程度の穴１０をテー
パ角３゜で形成し、また基板表面に第１のゲート酸化膜
２を４００Å程度形成する（第２図(a)）。その後第１
のゲート電極（例えばポリシリコン）３を穴１０の側壁
部に形成する（第２図(b)）。次に穴１０の底部及び基
板表面に、不純物濃度〜１０２０cm-3程度のＮ型層（ド
レイン）６及びＮ型層（ソース）７を形成する（第２図
(c)）。次に第１のゲート電極３の表面に第２のゲート
酸化膜４を２００Å程度形成する（第２図(d)）。その
後第２のゲート電極（例えばポリシリコン）５をパター
ン形成し、これをワード線とする（第２図(e)）。次に
第１図の如く層間絶縁膜８を形成した後、ＲＩＥ（リア
クティブ・イオン・エッチング）法を用い、自己整合的
にドレイン層６上の絶縁膜８，２を除去し、ドレイン層
６に接するように金属配線９を形成するものである。
このような構成とすれば、上記のように穴１０の開口部
を１．０×１．０μｍ２、深さを１．５μｍとすると、
カップリング比（Ｃ１＋Ｃ２／Ｃ２…デバイスの性能の
良否を示す数値）は、 となる。ただしθは前記テーパ角、ｔｏｘ１は第１のゲ
ート酸化膜２の厚み、ｔｏｘ２は第２のゲート酸化膜４
の厚み、Ｃ１は第１のゲート酸化膜２による容量、Ｃ２
は第２のゲート酸化膜４による容量である。上記のよう
にテーパ角θ＝３゜、ｔｏｘ１＝４００Å、ｔｏｘ２＝
２００Åとすると、カップリング比＝１．５７となり、
従来技術による構成のものと同程度である。
を１．０×１．０μｍ２、深さを１．５μｍとすると、
カップリング比（Ｃ１＋Ｃ２／Ｃ２…デバイスの性能の
良否を示す数値）は、 となる。ただしθは前記テーパ角、ｔｏｘ１は第１のゲ
ート酸化膜２の厚み、ｔｏｘ２は第２のゲート酸化膜４
の厚み、Ｃ１は第１のゲート酸化膜２による容量、Ｃ２
は第２のゲート酸化膜４による容量である。上記のよう
にテーパ角θ＝３゜、ｔｏｘ１＝４００Å、ｔｏｘ２＝
２００Åとすると、カップリング比＝１．５７となり、
従来技術による構成のものと同程度である。
第３図は第１図付近のパターン平面図であり、３１が第
１図の如きセル１個を示している。
１図の如きセル１個を示している。
第１図において基板表面はＮ型層７のみであり、これは
共通電位なので、素子間分離領域がいらない。またＮ型
層６と金属配線９とは自己整合的に接しているので、第
４図に示す如くＩＣで製作可能な最小寸法は、穴１０の
大きさｌ１と穴の間隔ｌ２だけでよく、ＩＣで製作可能
な最小寸法をＦとすると、セル面積は４Ｆ２まで縮小さ
せることが可能である。一方、従来技術では、第５図、
第６図のように縦方向は２Ｆ（コントロールゲート２５
がＦ，コントロールゲート２５どうしの間隔がＦと考え
られるから合計２Ｆ）である。横方向は、素子分離領域
の幅がＦ、素子分離領域どうしの間隔がＦで合計２Ｆ、
それとフローティングゲート２４と素子分離領域２３の
重なり部αがあるので合計２（Ｆ＋α）である。従って
セル面積は「４Ｆ２＋４Ｆα」が限界である。更に同じ
最小寸法Ｆを使った場合、従来技術は、トランジスタの
設計からくる制約が大きいのに反し、本発明はチャネル
が縦型なので、実効チャネル長は穴１０の深さ程度にな
る。従ってトランジスタはＩＣで製作可能な最小寸法Ｆ
と独立に設計できるものである。
共通電位なので、素子間分離領域がいらない。またＮ型
層６と金属配線９とは自己整合的に接しているので、第
４図に示す如くＩＣで製作可能な最小寸法は、穴１０の
大きさｌ１と穴の間隔ｌ２だけでよく、ＩＣで製作可能
な最小寸法をＦとすると、セル面積は４Ｆ２まで縮小さ
せることが可能である。一方、従来技術では、第５図、
第６図のように縦方向は２Ｆ（コントロールゲート２５
がＦ，コントロールゲート２５どうしの間隔がＦと考え
られるから合計２Ｆ）である。横方向は、素子分離領域
の幅がＦ、素子分離領域どうしの間隔がＦで合計２Ｆ、
それとフローティングゲート２４と素子分離領域２３の
重なり部αがあるので合計２（Ｆ＋α）である。従って
セル面積は「４Ｆ２＋４Ｆα」が限界である。更に同じ
最小寸法Ｆを使った場合、従来技術は、トランジスタの
設計からくる制約が大きいのに反し、本発明はチャネル
が縦型なので、実効チャネル長は穴１０の深さ程度にな
る。従ってトランジスタはＩＣで製作可能な最小寸法Ｆ
と独立に設計できるものである。
［発明の効果］ 以上説明した如く本発明によれば、高集積化に適したな
どの利点を有した半導体記憶装置が提供できるものであ
る。
どの利点を有した半導体記憶装置が提供できるものであ
る。
第１図は本発明の一実施例を示す断面図、第２図はその
製造工程図、第３図はそのパターン平面図、第４図はそ
の効果を説明するための基板表面図、第５図は従来装置
のパターン平面図、第６図はそのＡ−Ａ′線に沿う断面
図である。 １……半導体基板、２……第１のゲート酸化膜、３……
第１のゲート電極、４……第２のゲート酸化膜、５……
第２のゲート電極、６，７……ドレイン，ソース領域、
８……絶縁膜、９……金属配線層、１０……穴、３１…
…１セル。
製造工程図、第３図はそのパターン平面図、第４図はそ
の効果を説明するための基板表面図、第５図は従来装置
のパターン平面図、第６図はそのＡ−Ａ′線に沿う断面
図である。 １……半導体基板、２……第１のゲート酸化膜、３……
第１のゲート電極、４……第２のゲート酸化膜、５……
第２のゲート電極、６，７……ドレイン，ソース領域、
８……絶縁膜、９……金属配線層、１０……穴、３１…
…１セル。
Claims (2)
- 【請求項１】第１導電型の半導体基体と、該基体上に形
成された複数の穴と、各々の穴の側壁部に電気的に弧立
した状態で形成された第１のゲート電極と、前記第１の
ゲート電極をおおう状態で形成された第２のゲート電極
と、各々の穴の底部において島状に形成された第２導電
型の第１の半導体層と、前記半導体基体の表面に各メモ
リセルに共通に形成された第２導電型の第２の半導体層
と、前記穴を通して前記第１の半導体層に接した配線層
とを具備することを特徴とする半導体記憶装置。 - 【請求項２】前記第１の半導体層は、ドレイン層であ
り、前記第２の半導体層は、ソース層であり、前記穴の
側壁部は、チャネル領域であることを特徴とする特許請
求の範囲第１項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15977587A JPH0644632B2 (ja) | 1987-06-29 | 1987-06-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15977587A JPH0644632B2 (ja) | 1987-06-29 | 1987-06-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS645071A JPS645071A (en) | 1989-01-10 |
| JPH0644632B2 true JPH0644632B2 (ja) | 1994-06-08 |
Family
ID=15700991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15977587A Expired - Fee Related JPH0644632B2 (ja) | 1987-06-29 | 1987-06-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644632B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3025784U (ja) * | 1995-12-14 | 1996-06-25 | 株式会社芋谷工業 | 袋取付テーブル |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2646563B2 (ja) * | 1987-07-15 | 1997-08-27 | ソニー株式会社 | 不揮発性メモリ装置 |
| JP2646591B2 (ja) * | 1987-11-27 | 1997-08-27 | ソニー株式会社 | 不揮発性メモリ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961188A (ja) * | 1982-09-30 | 1984-04-07 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JPS6225459A (ja) * | 1985-07-25 | 1987-02-03 | Nippon Denso Co Ltd | 不揮発性半導体記憶装置 |
-
1987
- 1987-06-29 JP JP15977587A patent/JPH0644632B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3025784U (ja) * | 1995-12-14 | 1996-06-25 | 株式会社芋谷工業 | 袋取付テーブル |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS645071A (en) | 1989-01-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |