JPH0644702B2 - デイジタルフイルタ装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、楽音信号用のディジタルフィルタ装置に関
し、電子楽器その他楽音発生機能を有する機器あるいは
ディジタル音声処理機器等において用いられるものであ
る。

〔従来の技術〕

電子楽器の音色回路にディジタルフィルタを用いること
は、例えば特開昭５９−４４０９６号公報において示さ
れている。

〔発明が解決しようとする問題点〕

従来のディジタルフィルタにおいては、フィルタ次数を
設計上所定の次数に定めると、フィルタ回路の次数がハ
ード的にその次数に固定されてしまう。

そのため、実現できるフィルタ特性（振幅一周波数特
性）はハード的に固定された次数に応じて限定されてし
まう、という問題点があった。例えば、第６図のような
インパルス応答を持つ奇数次のフィルタの周波数応答特
性は第８図のようであり、これに対して、第７図のよう
なインパルス応答を持つ偶数次のフィルタの周波数応答
特性は第９図のようである。次数Ｎが奇数の場合は第８
図のようにω＝π（ここではπはサンプリング周波数ｃ
ｓの１／２に対応している）のときのレベルが０に固定
されず、任意に設定できる。Ｎが偶数の場合は第１図の
ようにω＝πのときのレベルが必らず０になる。ここか
ら明らかなように、次数Ｎが奇数の場合は、フィルタ係
数の設定によってハイパスフィルタ特性を実現すること
が可能であるが、Ｎが偶数の場合はハイパスフィルタ特
性を実現することが困難である。このようにハード的に
固定した次数によっては実現することができない（又は
困難な）フィルタ特性があるという問題があった。この
問題の１つの解決策としは、異なる特性の複数のフィル
タを並列又は直列に具えることが考えられるが、そうす
るとハード構成が増してしまうという別の問題点をもた
らしてしまう。

この発明は上述の点に鑑みてなされたもので、極めて簡
単なハード構成によりより多くのフィルタ特性を実現し
得るようにしたディジタルフィルタ装置を提供しようと
するものである。

〔問題点を解決するための手段〕

この発明に係るディジタルフィタル装置は、所定のサン
プリング周期に従ってサンプリングされた楽音信号のデ
ィジタルサンプル値データを入力して順次遅延し、サン
プリング時点が順次ずれた最大でｎ個のディジタルサン
プル値データを提供する遅延手段、及び、この遅延手段
により提供されるサンプリング時点が順次ずれた複数の
ディジタルサンプル値データとフィルタ係数とを演算す
ることによりフィルタ演算を行う演算手段、を有するデ
ィジタルフィルタ回路と、フィルタ演算の次数を偶数次
又は奇数次のどちらかに設定する偶奇パラメータを発生
するパラメータ発生手段と、前記演算手段におけるフィ
ルタ演算で使用する前記複数のディジタルサンプル値デ
ータとして、前記偶奇パラメータに応じて前記ｎ以下の
所定の偶数又は奇数個のサンプル値データを選択し、他
の遅延サンプル値データを該フィルタ演算から除外する
切換え手段とを具えたことを特徴とするものである。

これを概略的に図示すると第１図のようである。１１０
はディジタルフィルタ回路、１１１はパラメータ発生手
段、１１２，１１３，１１４は切換え手段としてのゲー
ト若しくはセレクタである。第１図（ａ），（ｂ），
（ｃ）は切換え手段１１２，１１３，１１４の異なる実
施態様を夫々例示しており、（ｂ），（ｃ）においてパ
ラメータ発生手段１１１の図示は省略してある。Ｄは単
位遅延要素、×記号を付した丸形ボックスは乗算要素、
＋記号を付した丸形ボックスは加算要素、を示す。ディ
ジタルフィルタ回路１１０は所定のｎ次（例えばｎ＝偶
数）のフィルタ演算を行うことができるハード構成を有
している。パラメータ発生手段１１１は、定常的な音色
選択情報、鍵タッチ、音域等の音色決定因子に応じて所
定の音色を実現するフィルタ係数ｋ_１〜ｋ_ｎと偶奇パラ
メータＥ／Ｏを発生する。各次数１〜ｎに対応するフィ
ルタ係数ｋ_１〜ｋ_ｎはディジタルフィルタ回路１１０に
与えられ、その次数に対応する遅延時間だけ遅延された
楽音信号に乗算される。

〔作用〕

ディジタルフィルタ回路は、偶奇パラメータに応じた切
換え手段による遅延次数切換え動作に応じて偶数次又は
奇数次のフィルタとして選択的に動作する。これによ
り、実現しようとする音色に応じてディジタルフィルタ
回路を偶数次又は奇数次フィルタのどちらかに切換えて
動作させることができ、その音色に適した任意のフィル
タ特性を実現することができる。例えば、ハイパスフィ
ルタ特性によって制御するのが適した音色を実現する場
合は奇数次フィルタに設定し、バイドパスフィルタやロ
ーパスフィルタ特性によって制御するのが適した音色を
実現する場合は偶数次フィルタに設定する。

第１図（ａ）の場合は、ｎ−１次に対応する遅延要素と
ｎ次に対応する遅延要素の間に上記切換え手段たるゲー
ト１１２が設けられ、偶奇パラメータＥ／Ｏが偶数次を
指示する値のときこのゲート１１２を開き、奇数次を指
示する値のときゲート１１２を閉じる。ゲート１１２が
開かれたときディジタルフィルタ回路１１０はｎ次つま
り偶数次フィルタとして動作し、ゲート１１２が閉じら
れたときｎ−１次つまり奇数次フィルタとして動作す
る。

第１図（ｂ）の場合は、ｎ次分のフィルタ演算結果すべ
てを合計した加算要素の出力Ａとｎ−１次分のフィルタ
演算結果を合計した加算要素の出力Ｂとを上記切換え手
段たるセレクタ１１３に入力し、このＡ又はＢの一方を
偶奇パラメータＥ／Ｏの値に応じて選択する。Ａを選択
した場合はｎ次つまり偶数次フィルタとなり、Ｂを選択
した場合はｎ−１次つまり奇数次フィルタとなる。

第１図（ｃ）の場合は、ｎ次目のフィルタ係数ＫｎとＯ
の一方を上記切換え手段たるセレクタ１１４で偶奇パラ
メータＥ／Ｏに応じて選択し、この選択出力をｎ次に対
応する遅延要素の出力楽音信号に乗算する。Ｋｎを選択
した場合はｎ次つまり偶数次フィルタとなり、「０」を
選択した場合はｎ−１次つまり奇数次フィルタとなる。

〔発明の効果〕

従って、この発明によれば、ディジタルフィルタ回路に
おけるフィルタ演算で使用するサンプル値データの遅延
次数を偶奇パラメータに応じて偶数次又は奇数次に切換
えるようにしたので、フィルタ回路のハード構成を増さ
ずに偶数次又は奇数次のどちらのフィルタ特性でも実現
することができるようになり、構成及びコストの両面で
節約したフィルタ回路によってより一層豊富な音色制御
を実現することができる、という優れた効果を奏する。

〔実施例〕

以下、添付図面を参照してこの発明の実施例を詳細に説
明しよう。

＜一実施例の全体構成説明＞ 第２図において、鍵盤１０は発生すべき楽音の音高を指
定するための複数の鍵を具備している。鍵タッチ検出器
１１は、鍵盤１０で押圧された鍵に加えられたタッチを
検出するものであり、イニシャルタッチあるいはアフタ
ータッチのどちらを検出するものであってもよい。音色
選択装置１２は発生すべき楽音の音色を選択する操作子
群から成るものである。ピッチベンド操作子１３は、発
生すべき楽音のピッチをその操作量に応じて連続的に変
調するためのものであり、例えば、ダイヤル式の操作子
から成る。マイクロコンピュータ１４は、ＣＰＵ（中央
処理ユニット）１５、プログラム及びその他データを記
憶しているＲＯＭ（リードオンリメモリ）１６、ワーキ
ング及びデータ記憶用のＲＡＭ（ランダムアクセスメモ
リ）１７を含んでおり、データ及びアドレスバス２８を
介して電子楽器内の各回路との間でデータの授受を行
い、鍵盤１０における押鍵検出処理及び複数の発音チャ
ンネルに対する押圧鍵の発音割当て処理、音色選択装置
１２における音色選択操作の検出処理、ピッチベント操
作子１３における操作量の検出処理、その他種々の処理
を実行する。

トーンジェネレータ１８は複数の発音チャンネルで夫々
独立にディジタル楽音信号を発生することが可能なもの
であり、各チャンネルに割当てた鍵を示すキーコードＫ
Ｃ及び該鍵のオン・オフを示すキーオン信号ＫＯＮその
他必要なデータをマイクロコンピュータ１４からバス２
８を介して受け取り、これに基づき各チャンネルでディ
ジタル楽音信号を発生する。トーンジェネレータ１８の
内部にはピッチ同期信号発生回路１９を含んでおり、各
チャンネルで発生する楽音信号のピッチに同期するピッ
チ同期信号を各チャンネル毎に発生する。

この実施例の仕様においては、トーンジェネレータ１８
は第１乃至第１６チャンネル（Ｃｈ１〜Ｃｈ１６）の合
計１６チャンネルで時分割的にディジタル楽音信号を発
生する。トーンジェネレータ１８から時分割多重的に出
力されるディジタル楽音波形サンプル値データをＴＤＸ
で示す。マスタクロック発生器２０から発生されるマス
タクロックパルスφは、トーンジェネレータ１８の基本
的な動作時間を制御するものである。ディジタル楽音波
形サンプル値データＴＤＸの時分割多重化の１サイクル
はマスタクロックパルスφの６４周期であり、この１サ
イクル６４周期における各周期毎のタイムスロットを１
〜６４の番号を付して示すと第３図のようである。同図
には、多重化されたディジタル楽音波形サンプル値デー
タＴＤＸのチャンネルタイミング１〜１６の仕様も示さ
れている。例えば、第１チャンネルデータＴＤＸはタイ
ムスロット３３〜３６の４スロットに割当てられてい
る。

この実施例の仕様においては、楽音波形サンプル値デー
タＴＤＸは１６チャンネル分のデータが上述のように共
通に多重化されて出力されるが、各チャンネルのピッチ
同期信号ＰＳ１，ＰＳ２は２系統に分けて８チャンネル
毎に時分割多重化されて出力される。一方のピッチ同期
信号ＰＳ１は第１〜第８（Ｃｈ１〜Ｃｈ８）のピッチ同
期信号を時分割多重化したもので、そのチャンネルタイ
ミングは第３図のようである。他方のピッチ同期信号Ｐ
Ｓ２は第９〜第１６（Ｃｈ９〜Ｃｈ１６）のピッチ同期
信号を時分割多重化したもので、そのチャンネルタイミ
ングは第３図のようである。図から明らかなように、各
チャンネルのピッチ同期信号ＰＳ１，ＰＳ２は１タイム
スロットの幅で発生し、その時分割多重化の１サイクル
は８タイムスロットである。

２系列のアダプティ、ディジタルフィルタ装置（以下Ａ
ＤＦと略称することがある）２１、２２は、楽音信号の
フィルタリングに適するように構成されたディジタルフ
ィルタ装置であって、この実施例の仕様では夫々８チャ
ンネル分の楽音信号のフィルタリングが可能であり、一
方のＡＤＦ２１は第１〜第８チャンネルの楽音信号のフ
ィルタリングを行い、他方のＡＤＦ２１は第９〜第１６
チャンネルの楽音信号のフィルタリングを行う。このＡ
ＤＦ２１、２２の内部には、所定の型式のディジタルフ
ィルタ回路、フィルタパラメータメモリ、フィルタパラ
メータの供給を制御する各種回路、フィルタを施すべき
楽音信号のピッチに同期してフィルタ演算動作を行わせ
る制御回路、フィルタを施した楽音信号をそのピッチに
同期して出力するピッチ同期出力回路、など各種機能の
回路が含まれており、楽音信号のフィルタリングに適し
た構成となっている。

トーンジェネレータ１８から出力されたディジタル楽音
波的サンプル値データＴＤＸはＡＤＦ２１及び２２に入
力される。また、第１〜第８チャンネルのピッチ同期信
号ＰＳ１はＡＤＦ２１に入力され、第９〜第１６チャン
ネルのピッチ同期信号ＰＳ２はＡＤＦ２２に入力され
る。ＡＤＦ２１及び２２では、ピッチ同期信号ＰＳ１、
ＰＳ２が発生した（信号“１”となった）タイムスロッ
トに対応するチャンネルのデータＴＤＸを内部に取り込
み、そのチャンネルの１サンプル値データに関してフィ
ルタ演算を実行する。従って、一方のＡＤＦ２１では、
ピッチ同期信号ＰＳ１に応じて第１〜第８チャンネルの
楽音信号のフィルタ演算を行い、他方のＡＤＦ２２で
は、ピッチ同期信号ＰＳ２に応じて第９〜第１６チャン
ネルの楽音信号のフィルタ演算を行う。こうして、ＡＤ
Ｆ２１及び２２におけるフィルタ演算の単位時間（サン
プリング周期に同期した信号遅延時間）がフィルタを施
すべき楽音信号のピッチに同期したものとなり、ピッチ
に応じてフィルタ演算単位時間が変動することにより移
動フォルマント特性のフィルタリングが実現される。な
お、回路の基本的な動作タイミングを制御するためにマ
スタクロックパルスφとシステムシンクロパルスＳＹＮ
ＣがＡＤＦ２１及び２２に与えられる。システムシンク
ロパルスＳＹＮＣは第３図に示すように６４タイムスロ
ット周期で発生するパルスであり、ディジタル楽音信号
の時分割多重化の１サイクルに同期している。また、Ａ
ＤＦ２１及び２２には、フィルタ動作を制御するための
各種のデータがバス２８を介してマイクロコンピュータ
１４の制御の下で与えられる。

また、このＡＤＦ２１及び２２では、実際のフィルタ演
算動作がフィルタを施すべき楽音信号のピッチに同期し
て行われるのみならず、フィルタ済みの楽音波形サンプ
ル値データをそのピッチに同期してサンプリングし直
し、完全にピッチ同期させた状態で出力するようになっ
ている。このフィルタ済みデータをピッチに同期して再
サンプリングするためにもピッチ同期信号ＰＳ１、ＰＳ
２が利用される。

ＡＤＦ２１及び２２出力された各チャンネルのディジタ
ル楽音波形サンプル値データをアキュムレータ２３で合
計し、１６チャンネル分のサンプル値データを合計した
楽音波形サンプル値データを求める。アキュムレータ２
３の出力データをディジタル／アナログ変換器２４でア
ナログの楽音信号に変換し、サウンドシステム２５を介
して発音する。

この実施例の仕様において、フィルタ係数の供給は２つ
のモードで制御される。１つは「スタティックモード」
であり、これは楽音の発音期間中はフィルタ係数を変更
しないモードである。もう１つは「ダイナミックモー
ド」であり、これは楽音の発音期間中はフィルタ係数を
時間的に変化させるモードであり、フィルタリングによ
る音色の時間的変化が得られる。スタティックモードの
ためのフィルタ係数は、ＡＤＦ２１及び２２の内部のフ
ィルタパラメータメモリ内に記憶されている。ダイナミ
ックモードのためのフィルタ係数は、ダイナミック制御
用パラメータメモリ２６に記憶されており、これはマイ
クロコンピュータ１４の制御の下で時間的に切替えて読
み出され、バス２８を介してＡＤＦ２１及び２２に与え
られる。ダイナミック／スタティック選択スイッチ２７
は、フィルタ係数の供給をどちらのモードで制御するか
を選択するためのスイッチである。

なお、クロック周波数について一例を示すと、マスタク
ロックパルスφは約３．２ＭＨｚであり、ピッチ同期信
号ＰＳ１，ＰＳ２の時分割１サイクル（８タイムスロッ
ト）の繰返し周波数は４００ｋＨｚであり、ディジタル
楽音波形サンプル値データＴＤＸの時分割１サイクル
（フィルタにおける１演算サイクル）（６４タイムスロ
ット）の繰返し周波数は５０ｋＨＺである。

次に、第２図における各回路の詳細例について説明す
る。

＜ピッチ同期信号の発生について＞ 第４図はピッチ同期信号発生回路１９の一例を示すもの
で、これは一方の系統（第１〜第８チャンネル）のピッ
チ同期信号ＰＳ１を発生する。もう一方のピッチ同期信
号ＰＳ２も第４図と同一の構成によって発生される。

ピッチ同期信号ＰＳ１は、Ｐナンバメモリ２９から読み
出したＰンバをカウンタ３０で各チャンネル毎に時分割
的にカウントすることに基づき発生される。Ｐナンバと
は、或る基準オクターブにおける各音名Ｃ〜Ｂに対応す
る周波数を持つ楽音波形の１周期中のサンプル点数を示
す数である。ピッチ同期信号ＰＳ１を第３図に示すよう
に８チャンネル時分割で発生するようにする場合、その
基本的なサンプリング周波数（換言すればピッチ同期信
号ＰＳ１の分解能）はマスタクロックパルスφの１／８
の周波数（例えば400ｋＨｚ）であり、これはどの音名
でも共通である。他方、基本的なサンプリング周波数が
共通であるため、各音名のＰナンバは、その音名周波数
に対応して夫々異なる値を示す。基準オクターブにおけ
る或る音名の周波数をfnとし、上述の共通のサンプリン
グ周波数（400ｋＨｚ）をfcとすると、その音名に対応
するＰナンバは次のようにして定まる。

Ｐナンバ＝fc÷fn …(１) ここで、共通サンプリング周波数fcがfc＝400ｋＨｚ、
音名Ａの周波数fnがfn＝440Ｈｚ（つまりＡ４音）であ
るとすると、音名ＡのＰナンバは、上記式から、 音名ＡのＰナンバ＝400000÷440＝909 となる。

一方、トーンジェネレータ１８内で発生可能な楽音波形
１周期当りの異なるサンプル点振幅値のサンプル点数が
６４であるとすると、周波数fnの実効サンプリング周波
数feは、 fe＝fn×６ …(２) となり、fn＝４４０Ｈｚの場合は、 fe＝４４０×６４＝２８１６０Ｈｚ となる。

同様にして、或る基準オクターブにおける各音名のＰナ
ンバと実効サンプリング周波数feを下記表のように決定
することができる。この場合、基準オクターブはＧ４音
からＦ＃音までの１オクターブである。

第４図のカウンタ３０において、ピッチ同期信号ＰＳ１
は、マスタクロックパルスφに基づき確立される共通サ
ンプリング周波数fcをＰナンバに応じて分周することに
より得られる。前述から明らかなように、Ｐナンバは１
周期波形中の共通サンプリング周波数fcの周期数つまり
サンプル点数であり、一方、トーンジェネレータ１８で
発生可能な楽音波形１周期当りの実効的なサンプル点数
は前述の通り６４である。従って、共通サンプリング周
波数fcを分周する分周数を 分周数＝Ｐナンバ÷６４ …(３) とすれば、その分周出力として楽音１周期当り６４個の
パルスを得ることができ、これにより６４個の実効的な
サンプル点をすべて確立することができる。このように
して定まる分周数によって共通サンプリング周波数fcを
分周すると、前記(１)、(２)、(３)式より、 fc÷分周数＝（fn×Ｐナンバ）÷（Ｐナンバ÷64） ＝fn×６４＝fe …(４) となり、この分周出力によってサンプル点アドレスを変
化させることにより実効サンプリング周波数feを確立す
ることができる。このようにして確立される実効サンプ
リング周波数feは、音名周波数fnに調和しており、ピッ
チ同期が実現される。カウンタ３０から発生される各チ
ャンネルのピッチ同期信号ＰＳ１はそのチャンネルに割
当てられた鍵の音名に対応して上記(４)式で示されるよ
うな分周出力信号すなわち実効サンプリング周波数feを
持つ信号である。

ところで上記(３)式で定まる分周数は整数になるとは限
らず、小数を含むことが多い。例えば、音名Ａの場合、 分周数＝９０９÷６４≒１４．２０ である。そこで、カウンタ３０における分周動作は、後
述のように、(３)式で定まる分周数に近い２つの整数で
適宜分周し、その平均的な結果として(３)式で定まる分
周数で分周したのと同じ結果が得られるようにしてい
る。

第４図において、Ｐナンバメモリ２９は、前記第１表に
示すような基準オクターブにおける各音名のＰナンバを
予め記憶している。各チャンネルに割当てられた鍵のキ
ーコードＫＣがバス２８を介してトーンジェネレータ１
８に与えられ、該トーンジェネレータ１８の内部におい
て第１〜第８チャンネルのキーコードＫＣが第３図のＰ
Ｓ１のチャンネルタイミングに示すようなタイミングで
時分割多重化され、第９〜第１６チャンネルのキーコー
ドＫＣが第３図のＰＳ２のチャンネルタイミングに示す
ようなタイミングで時分割多重化される。こうして時分
割多重化された第１〜第８チャンネルのキーコードＫＣ
がＰナンバメモリ２９に入力される。Ｐナンバメモリ２
９は入力された第１〜第８チャンネルのキーコードＫＣ
の音名に対応してＰナンバを時分割的に読み出す。

カウンタ３０は、Ｐナンバメモリ２９から読み出された
Ｐナンバを入力する加算器３１と、この加算器３１の出
力を「０」入力に入力したセレクト３２と、このセレク
ト３２の出力を入力した８ステージのシフトレジスタ３
３と、シフトレジスタ３３の出力の下位ビット（小数
部）をゲートして加算器３１の他の入力に与えるゲート
３４と、シフトレジスタ３３の出力の上位ビット（整数
部）を入力して全ビットが“１”の７ビットから成るオ
ール“１”信号と加算する加算器３５とを含んでいる。
Ｐナンバそれ自体は１２ビットの２進コード化信号であ
るが、加算器３１の出力は桁上がりの信号のビットとし
て１ビット余分に含む１３ビットの信号から成る。

反転キーオンパルス▲▼と加算器３５のキャリ
アウト出力ＣＯから出力された信号がアンド回路３６に
入力されており、このアンド回路３６の出力がセレクタ
３２の選択制御入力に加わる。アンド回路３６の出力信
号が“０”のときは加算器３１からセレクタ３２の
「０」入力に与えられた信号が選択され、“１”のとき
は「１」入力に与えられた信号が選択される。セレクタ
３２の「１」入力には、シフトレジスタ３３の出力の下
位ビット（小数部）と加算器３５の出力７ビット（整数
部）とから成る１３ビットの信号が与えられる。キーオ
ンパルスＫＯＮＰは鍵の押し始めで一度だけ“１”とな
る信号であり、第１〜第８チャンネルに対応するものが
時分割多重化されている。反転キーオンパルス▲
▼はこのキーオンパルスＫＯＮＰを反転した信号であ
る。

セレクタ３２、シフトレジスタ３３、加算器３５の部分
は、Ｐナンバに応じて前記（３）式に示すような分周数
を確立し、この分周数の整数部に応じて共通サンプリン
グ周波数fcの分周を行うための回路である。加算器３１
は、上記分周数の小数部に応じて前記整数部の値を調整
するためのものである。

前記(３)式において除数６４は２⁶であるため、分周数
を求めるために格別の割算を行うことなく、単にＰナン
バの下位６ビットを小数部として取扱うだけで該Ｐナン
バに対応する分周数を確立することができる。従って、
加算器３１、セレクタ３２及びシフトレジスタ３３の出
力信号１３ビットのうち下位６ビットが小数部の重みで
あり、上位７ビットが整数部の重みである。

加算器３５においてオール“１”信号を加算することは
１減算することに等しい。従って、加算器３５では、事
実上、シフトレジスタ３３の出力の整数値から１減算す
ることを行う。この加算器３５の減算結果は演算されな
かった小数部の６ビットデータと共にセレクタ３２の
「１」入力に戻され、シフトレジスタ３３を経由して再
び加算器３５に入力される。シフトレジスタ３３はマス
タクロックパルスφによってシフト制御されるため、同
じチャンネルの信号がシフトレジスタ３３から出力され
る周期はマスタクロックパルスφの８倍の周期つまり共
通サンプリング周波数fcの周期である。

鍵の押し始めにおいて、その鍵が割当てられたチャンネ
ルタイミング式で反転キーオンパルス▲▼が一
度だけ“０”となり、このとき、セレクタ３２の「０」
入力を介して該鍵のＰナンバが選択される。このＰナン
バの整数部がシフトレジスタ３３から加算器３５に与え
られ、共通サンプリング周波数fcの周期で該整数部から
１が繰返し減算される。整数部の減算結果が１以上の値
のとき、加算器３５のキャリィアウト出力ＣＯからは絶
えずキャリィアウト信号“１”が出力され、アンド回路
３６の条件が成立するので、セレクタ３２は「１」入力
を選択し続ける。減算の繰返しによってやがて加算器３
５の出力が“０”になったときつまりＰナンバの整数部
の数と同数のfcの周期が経過したとき、加算器３５のキ
ャリィアウト信号は出力されず、アンド回路３６の条件
は成立しない。そのとき、セレクタ３２は「０」入力を
選択し、Ｐナンバとシフトレジスタ３３の出力の下位６
ビット（小数部データ）とを加算した加算器31の出力を
選択する。こうして、小数部の加算によって幾分変更さ
れた値のＰナンバがシフトレジスタ３３に与えられ、今
度は変更されたＰナンバの整数値から１減算することが
繰返される。なお、ゲート３４は反転キーオンパルス▲
▼によって鍵の押し始めでだけ不能化され、そ
れ以外のときは常時小数部データを加算器３１に与え
る。加算器３１におけるＰナンバに対する小数部データ
の加算によって実際に分周に使用する分周数の整数値は
Ｐナンバから求まる分周数の整数値よりも１大きくなる
ことがある。例えば、音名ＡのＰナンバは９０９であ
り、その分周数は１４．２０であるが、最初はその整数
値１４に従って分周を行うが、次は１４．２０＋０．２
０＝１４．４０となり、やがて１５．００となりその整
数値１５に従って分周を行うことになる。こうして、Ｐ
ナンバによって求まる分周数の整数値と同じか、それよ
りも１大きい数に従って、共通サンプリング周波数fcの
分周が行われ、平均的な結果としてＰナンバによって求
まる分周数に従う分周動作が達成される。加算器３５の
キャリィアウト出力ＣＯの信号がその分周出力に相当す
るものであり、これをインバータ３７で反転した信号が
ピッチ同期信号ＰＳ１として出力される。

理解を深めるために、音名Ａを例にして、セレクタ３２
の出力の変化の一例を示す。変化タイミングは共通サン
プリング周波数fcの周期である。最初はＰナンバ９０９
に対応する分周数14.20であり、次にその整数値が１減
った13.20であり、以下、12.20、11.20、10.20、…2.2
0、1.20とその整数値が順次１づつ減少する。fcの１４
周期目にセレクタ３２の「１」入力に加わる数値が０．
２０となり、このときキャリィアウト信号が“０”とな
り、ピッチ同期信号ＰＳ１が“１”となり、セレクタ３
２では「０」入力を選択する。セレクタ３２の「０」入
力にはＰナンバ９０９に対応する分周数14.20にシフト
レジスタ３３から与えられる小数値0.20を加算した値1
4.40が与えられている。従って、14.40がセレクタ３２
から出力される。その後セレクタ３２の出力は13.40、1
2.40、11.40、…2.40、1.40と順次１づつ減少してゆ
き、fcの１４周期目にセレクタ３２の「１」入力に加わ
る数値が0.40となると共に、加算器３５のキャリィアウ
ト信号が“０”となり、ピッチ同期信号ＰＳ１が発生さ
れる。このとき加算器３１の出力は14.20＋0.40＝14.60
であり、これがセレクタ３２の「０」入力を介してシフ
トレジスタ３３に与えられる。こうして、音名Ａの場合
は１４又は１５を分周数として分周が行われ、共通サン
プリング周波数fc（例えば400ｋＨｚ）の１４又は１５
サイクル毎にピッチ同期信号ＰＳ１が“１”となる。

もう一方の第９〜第１６チャンネルに対応するピッチ同
期信号ＰＳ２も上述と同様にして発生される。

＜トーンジェネレータの説明＞ トーンジェネレータ１８においては上述のようにして発
生した各チャンネルのピッチ同期信号ＰＳ１、ＰＳ２を
利用して、発生すべき楽音のピッチに同期したサンプリ
ングタイミングに従って該楽音信号を発生するようにす
ることができる。勿論、これに限らず、ピッチに同期し
ていないサンプリングタイミングに従って楽音信号を発
生するようにすることも可能である。

発生すべき楽音のサルプル点アドレス（瞬時位相角）を
指定するアドレスデータは、各チャンネルのピッチ同期
信号ＰＳ１、ＰＳ２をチャンネル別に夫々独立にカウン
トすることにより発生することができる。ただし、ピッ
チ同期信号ＰＳ１、ＰＳ２は前述の基準オクターブ（Ｇ
４〜Ｆ＃５音）のピッチに対応しているので、上記アド
レスデータを発生する場合は、発生すべき楽音のオクタ
ーブ音域に応じて上記ピッチ同期信号ＰＳ１、ＰＳ２の
カウントの際のカウントレートを切換える必要がある。
例えば、Ｇ３〜Ｆ＃４のオクターブの楽音を発生する場
合は、ピッチ同期信号ＰＳ１、ＰＳ２が発生する毎に
０．５をカウントし、Ｇ４〜Ｆ＃５のオクターブの楽音
を発生する場合は、ピッチ同期信号ＰＳ１、ＰＳ２が発
生する毎に１をカウントし、Ｇ５〜Ｆ＃６のオクターブ
の楽音を発生する場合は、ピッチ同期信号ＰＳ１、ＰＳ
２が発生する毎に２をカウントする。こうして、発生す
べき楽音のピッチ及びオクターブに同期して変化するア
ドレスデータを各チャンネル毎に発生し、このアドレス
データに基づきディジタル楽音信号を発生する。

トーンジェネレータ１８における楽音信号発生方式はど
のようなものを用いてもよい。例えば、上記アドレスデ
ータに応じて波形メモリに記憶した楽音波形サンプル値
データを順次読み出す方式（メモリ読出し方式）、ある
いは上記アドレスデータを位相角パラメータデータとし
て所定の周波数変調演算を実行して楽音波形サンプル値
データを求める方式（ＦＭ方式）、あるいは上記アドレ
スデータを位相角パラメータとして所定の振幅変調演算
を実行して楽音波形サンプル値データを求める方式（Ａ
Ｍ方式）、など公知のどのような方式を用いてもよい。
また、メモリ読出し方式を採用する場合、波形メモリに
記憶する楽音波形は１周期波形のみであってもよいが、
複数周期波形である方が音質の向上が図れるので好まし
い。複数周期波形を波形メモリに記憶しこれを読み出す
方式は、例えば特開昭５２−１２１３１３号に示された
ように発音開始から終了までの全波形を記憶しこれを１
回読み出す方式、あるいは特開昭５８−１４２３９６号
に示されたようにアタック部の複数周期波形と持続部の
１又は複数周期波形を記憶し、アタック部の波形を１回
読み出した後持続部の波形を繰返し読み出す方式、ある
いは特開昭６０−１４７７９３号に示されたように離散
的にサンプリングした複数の波形を記憶し、読み出すべ
き波形を時間的に順次切換えて指定し、指定された波形
を繰返し読み出す方式、など種々の方式が公知であり、
これらを適宜採用してよい。

＜アダプティブディジタルフィルタの予備的説明＞ ディジタルフィルタの演算型式としては、基本的には有
限インパルス応答（ＦＩＲ）フィルタと無限インパルス
応答（ＩＩＲ）フィルタとがあるが、この実施例のアダ
プティブディジタルフィルタ装置２１、２２においては
ＦＩＲフィルタを採用している。まずＦＩＲフィルタに
関連する一般的説明を行う。

（ａ）ＦＩＲフィルタの基本回路構成 第５図はＦＩＲフィルタの基本回路構成図であり、ｘ
(ｎ)は任意のｎ番目のサンプル点のディジタル楽音波形
サンプル値データであり、該ＦＩＲフィルタの入力信号
である。ｚ^-1は単位時間遅れ要素であり、１サンプリン
グ周期の時間遅れを設定するものである。従って、ｘ
(ｎ−１)はｎ−１番目のサンプル点のディジタル楽音波
形サンプル値データであり、ｘ(ｎ−Ｎ＋１)はｎ−Ｎ＋
１番目のサンプル点のディジタル楽音波形サンプル値デ
ータである。Ｎはインパルス応答の持続時間であり、該
ＦＩＲフィルタの次数に相当する。ｈ(０)〜ｈ(Ｎ−１)
はＮ次のフィルタ係数である。このフィルタ係数が入力
された三角形のブロックは乗算要素であり、遅延要素で
遅延された各サンプル点のデータｘ(ｎ)〜ｘ(ｎ−Ｎ＋
１)に対して夫々に対応するフィルタ係数ｈ(０)〜ｈ(Ｎ
−１)を乗算する。乗算出力が入力された＋記号を付し
たブロックは加算要素であり、各乗算出力を加算合計
し、出力信号ｙ(ｎ)を得る。

このようなＦＩＲフィルタのインパルス応答 ｛ｈ(ｎ)｝のｚ変換すなわち伝達関数は、 と表わされる。

（ｂ）ＦＩＲフィルタの直線位相特性 このようなＦＩＲフィルタの１つの特徴は、位相特性を
直線位相とすることができることである。直線位相とす
ると、フィルタの入出力波形間においてその位相が完全
に直線特性で対応し、出力波形に歪みが生じない。従っ
て、楽音、音声、オーディオ等の信号のフィルタ処理に
好適である。直線位相のＦＩＲフィルタにおいては、位
相特性が角周波数ωの関数として θ(ω)＝−αω …(６) となることが要求される。ここでαは位相遅れといわれ
る定数である。また、上記のような直線位相特性をもつ
ＦＩＲフィルタの必要十分条件は、下記(８)式のように
そのインパルス応答が対称性をもち、下記(７)式のよう
に位相遅れαが持続時間（フィルタの次数）Ｎによって
一意的に規定されることである。

α＝（Ｎ−１）／２ …(７) ｈ(ｎ)＝ｈ（Ｎ−１−ｎ） …(８) ただし０≦ｎ≦Ｎ−１ （ｃ）フィルタ係数の対称性 上記(８)式のようにインパルス応答が対称性をもつとい
うことは、フィルタ係数ｈ(０)〜ｈ(Ｎ−１)が対称性を
持つことを意味する。すなわち、フィルタ係数を対称特
性で設定することにより、前述の直線位相特性を実現す
ることができるのである。

インパルス応答が対称性の一例を図示すると、次数Ｎが
奇数の場合は第６図のようであり、Ｎが偶数の場合は第
７図のようである。図から明らかなように、ｎ＝(Ｎ−
１)／２を中心とする対称特性を示す。Ｎが奇数の場合
は、(Ｎ−１)／２次が中心となり、その両側のインパル
ス応答が対称となる。Ｎが偶数の場合は、(Ｎ−２)／２
次とＮ／２の中間が中心となり、その両側のインパルス
応答が対称となる。対称位置にある次数同士はフィルタ
係数が同じ値であるため、全ての次数Ｎのフィルタ係数
を準備する必要はなく、その半分でよい。詳しくは、Ｎ
が奇数の場合は、０次から(Ｎ−１)／２次までの｛(Ｎ
−１)／２｝＋１個のフィルタ係数を準備すればよく、
｛(Ｎ−１)／２｝＋１次からＮ−１次までのフィルタ係
数は０次から｛(Ｎ−１)／２｝−１次までの対称位置に
あるフィルタ係数を利用すればよい。すなわち０次とＮ
−１次とでは同じフィルタ係数を使用し、１次とＮ−２
次とでも同じフィルタ係数を使用する。また、Ｎが偶数
の場合は、０次から(Ｎ−２)／２次までのＮ／２個のフ
ィルタ係数を準備すればよく、Ｎ／２次からＮ−１次ま
でのフィルタ係数は０次から(Ｎ−２)／２次までの対称
位置にあるフィルタ係数を利用すればよい。

（ｄ）直線位相ＦＩＲフィルタの周波数応答 第６図、第７図のようにインパルス応答が対称性を示す
直線位相ＦＩＲフィルタの周波数応答Ｈ^＊（ｅ^ｊω）の
特性を例示すると第８図、第９図のようである。Ｎが奇
数の場合は第８図のようにω＝π（ここでπはサンプリ
ング周波数fsの１／２に対応している）のときのレベル
が０に固定されず、任意に設定できる。Ｎが偶数の場合
は第９図のようにω＝πのときのレベルが必らず０にな
る。ここから明らかなように、次数Ｎが奇数の場合は、
フィルタ係数の設定によってハイパスフィルタ特性を実
現することが可能であるが、Ｎが偶数の場合はハイパス
フィルタ特性を実現することが不可能である。しかし、
Ｎが偶数の方がフィルタ設計がし易く、ローパスフィル
タやバンドパスフィルタの設計には適している。

そこで、実現しようとするフィルタ特性に応じてフィル
タの次数Ｎの偶奇を切替えるようにすることが好まし
く、この実施例のアダプティブディジタルフィルタ装置
２１、２２においてはそのような次数Ｎの偶奇切替えを
行うことができるような仕様となっている。すなわちバ
ンドパスフィルタやローパスフィルタの特性のフィルタ
リングを行う場合は次数Ｎを偶数に設定し、ハイパスフ
ィルタ特性のフィルタリングを行う場合は次数Ｎを奇数
に設定する。

（ｅ）ＦＩＲフィルタのその他の特徴 ＦＩＲフィルタのその他の特徴としては、フィードバッ
クループがないため、安定性がよいという特徴がある。

すなわち、ＩＩＲフィルタのようにフィードバックルー
プがある場合は発振等の問題が起るが、ＦＩＲフィルタ
では発振等の問題が生じず、設計も容易である。

また、フィルタ特性を時間的に変化させる場合において
もＦＩＲフィルタは有利である。この場合、通常は、時
間的に異なるフィルタ特性の各々に対応してフィルタ係
数の組を夫々準備しなければならないが、そうするとフ
ィルタ特性の時変動を細かくするには多数のフィルタ係
数の組が必要とされる。この問題点を解決するために、
時間的にある程度離れた２組のフィルタ係数を準備し、
その２組のフィルタ係数の間で補間を行うことによりそ
の間の時間経過に伴ってフィルタ係数の組を密に発生さ
せ、こうして補間によって発生したフィルタ係数によっ
て時間的に変動するフィルタ特性を設定することが考え
られる。このようにフィルタ係数の補間を実時間で行い
ながら時変動フィルタ特性を実現する場合、ＦＩＲフィ
ルタのように安定性のよいものは、不安定性を考慮して
フィルタ係数を工夫する必要がないので、非常に有利で
ある。

また、ディジタルフィルタにおける信号の語長は有限で
あるため、制限された語長内に信号データを必然的に丸
めなければない。このような丸めがノイズとなるのであ
るが、ＦＩＲフィルタではフィードバックループがない
ため、丸めにより誤差が累積されることがないので、ノ
イズ対策上有利である。

なお、上述したようなＦＩＲフィルタの諸特性について
は、例えば書籍「Theory and Application of Digital
Signal Processing」（著者：Lawrence,R.Rabiner;Bern
ard,Gold、発行社：Prentice-Hall Inc）に詳しく記載
されている。

次に、この実施例におけるアダプティブディジタルフィ
ルタ装置２１及び２２におけるいくつかの特徴について
予め簡単に説明する。

（ｆ）フィルタ係数の求め方 フィルタ係数は実際の楽音を分析することにより求めら
れる。フィルタ係数を求めるための手順の一例を第１０
図を参照して説明すると、まず、異なる音色を示す２種
類の楽音波形（原楽音波形）を自然楽器音からサンプリ
ングすることにより準備する。例えば、原楽音波形１は
強い鍵タッチで演奏されたピアノ音の波形であり、原楽
音波形２は弱い鍵タッチで演奏されたピアノ音の波形で
ある。次に、高速フーリエ変換を行い、原楽音波形１、
２のフーリエ成分を分析し、これに基づき両波形１、２
のスペクトル特性を求める。次に、波形１、２のスペク
トル特性の差を求める。次に、差のスペクトル特性を量
子化し、これに基づきフィルタ係数を求める処理を行
う。最後に求めたフィルタ係数をメモリに記憶する。

フィルタ特性の時変動を実現するするフィルタ係数はダ
イナミック制御用パラメータメモリ２６（第２図）に記
憶し、時間的に変化しない定常的なフィルタ特性を実現
するフィルタ係数はＡＤＦ２２及び２２（第２図）内に
パラメータメモリに記憶する。

なお、上述で２波形の差のスペクトル特性に基づきフィ
ルタ係数を求める理由は、トーンジェネレータ１８（第
２図）で一方の原楽音波形（例えば強い鍵タッチに対応
する波形）に相当する楽音信号を発生し、これに対して
差のスペクトル特性に従うフィルタリングを施すことに
より他方の原楽音波形（例えば弱いタッチに対応する波
形）に相当する楽音信号を得るようにするためである。
鍵タッチに応じたフィルタリングを行う場合、全ての鍵
タッチ強度の段階に対応してフィルタ係数の組を準備し
ておかずに、いくつかの階段に対応するフィルタ係数の
組だけを準備しておき、準備されていない鍵タッチ強度
に対応するフィルタ係数は上述と同様の補間によって求
めるようにしてもよい。

勿論、鍵タッチに対応するフィルタ係数のみならず、音
高（又は音域）あるいは音色種類あるいはその他種々の
ファクタに対応するフィルタ係数を上述と同様の手法に
よって準備する。

（ｇ）ピッチに同期したフィルタ演算 ＡＤＦ２１及び２２（第２図）における各サンプル点毎
のフィルタ演算タイミングはピッチ同期信号ＰＳ１及び
ＰＳ２によって設定される。このことは、フィルタ演算
における単位時間遅れ（第５図のｚ^-1）がピッチ同期信
号ＰＳ１，ＰＳ２によって設定されることを意味する。
すなわち、フィルタ演算におけるサンプリング周波数fs
はピッチ同期信号ＰＳ１，ＰＳ２によって設定される。
具体的には各音名Ｇ〜Ｆ＃に対応するピッチ同期信号Ｐ
Ｓ１，ＰＳ２の周波数は前出の第１表に示した実効サン
プリング周波数feと同じであるから、ＡＤＦ２１及び２
２におけるフィルタ演算のサンプリング周波数fsは、入
力された楽音信号の音名に応じて同表に示すように異な
るものとなる。フィルタ演算におけるサンプリング周波
数fsは、第８図及び第９図に示すような周波数応答特性
におけるω＝ｄπに該当する。ここから明らかなよう
に、音名に応じてサンプリング周波数fsが変化すると、
周波数応答特性におけるω＝２πに対応する周波数もそ
れに応じて変化することになり、得られるフィルタ特性
は移動フォルマント特性となる。このような移動フォル
マント特性は楽音信号の音色制御に非常に適したもので
ある。

これに対してフィルタ演算におけるサンプリング周波数
が入力信号のピッチに無関係に一定である場合は、得ら
れるフィルタ特性は固定フォルマントとなる。

（ｈ）ピッチ同期／非同期の切替 上述のように移動フォルマントのフィルタは楽音の音色
制御に適しているが、得ようとする音色又は効果によっ
ては固定フォルマントのフィルタの方が望ましい場合が
ある。また、ピッチベント操作子１３（第２図）を操作
して発生音のピッチを大きくスライドさせる場合も固定
フォルマントのフィルタの方が好ましい。そのために、
この実施例のＡＤＦ２１及び２２では、フィルタ演算を
ピッチ同期で行うか非同期で行うかの切替えができるよ
うな仕様となっている。また、このようなピッチ同期／
非同期の切替えは全チャンネル一様ではなく、各チャン
ネル別に独立にピッチ同期又は非同期の指定を行うこと
ができるようになっている。

因みに、ピッチベント操作時には固定フォルマントのフ
ィルタの方が好ましい理由は、次の通りである。ピッチ
ベント操作子１３によるピッチ制御は、僅かなピッチず
れ制御のみならず、数音程にわたる大きなピッチスライ
ド制御も可能であり、その場合前出の第１表に示す音名
Ｇ〜Ｆ＃のオクターブの境界を横切ってピッチ制御が施
されることがある。そのとき、ピッチに同期したフィル
タ演算を行っているとサンプリング周波数fsが急激に変
動し、それに伴ないカットオフ周波数も急激に変動し
（移動フォルマントであるため）、不自然な音色変化を
もたらす。例えば、ピッチベント操作によって発音中の
楽音がＦ＃５音からＧ５音にスライドしたとすると、サ
ンプリング周波数が47.359ｋHzから25.088ｋHzに急激に
変動し（前記第１表参照）移動フォルマントの場合は、
その差と同じ分だけカット周波数も急激に変動する。こ
のような不都合を防ぐには、ピッチベント操作時は移動
フォルマント（ピッチに同期したフィルタ演算）とせず
に、固定フォルマント（ピッチに非同期のフィルタ演
算）とするのがよい。ピッチ非同期のフィルタ演算の場
合、ＡＤＦ２１及び２２におけるフィルタ演算のサンプ
リング周波数は第３図の例では５０ｋHzである。

（ｉ）ダイナミック／スタティックに応じたフィルタ次
数の切替 前述の通り、ダイナミックモードにおいては、発音時に
実時間で、マイクロコンピュータ１４の制御の下でタイ
ナミック制御用パラメータメモリ２６（第２図）からダ
イナミック制御用パラメータデータを読み出し、これを
ＡＤＦ２１、２２の内部に転送しなければならない。そ
のため、データ転送時間に制限があり、フィルタ係数の
次数が多いと、制限された時間内に全次数のフィルタ係
数パラメータデータを転送できないおそれがある。従っ
て、ダイナミックモードにおけるフィルタ次数は実時間
のデータ転送時間に見合った制限された次数としなけれ
ばならない。

他方、スタティックモードの場合は発音中にフィルタ係
数を変化させる必要がないためそのような問題はない。
また、フイルタ次数が多いほど細かなフィルタ特性を実
現することができるので好ましい。従って、スタティッ
クモードにおいてはフィルタ次数を十分に多くするよう
にしている。

以上のような理由で、この実施例の仕様では、ダイナミ
ックモードかスタティックモードかに応じてフィルタ次
数を切換えるようにしている。例えば、スタティックモ
ードのときのフィルタ次数を３２次（但しこれは偶数次
特性の場合であって、奇数次特性の場合は３１次）と
し、ダイナミックモードのときのフィルタ次数をその半
分の１６次（奇数次特性の場合は１５次）としている。

（ｊ）フィルタ係数の重みづけ制御 １つのフィルタ係数の２進ディジタルデータ形式は、１
２ビットのフィルタ係数データ部と、３ビットの重みづ
けデータ部とからなる。３ビットの重みづけデータ部
は、０、＋１、＋２、＋３、＋４、及び＋５ビットの６
通りのシフト量のうち１つを指示するものであり、この
シフト量に応じてフィルタ係数データ部がシフトされ、
その重みづけがなされる。１２ビットのフィルタ係数デ
ータ部を最大で５ビットシフトし得る重みづけ制御を行
うことにより、フィルタ係数のダイナミックレンジが実
質的に１７ビットに拡大される。このような重みづけ制
御によって、十分なダイナミックレンジを確保しつつ、
メモリに記憶しておくフィルタ係数のビット数は少なく
て済むので、フィルタ係数メモリの容量の節約に役立
つ。

＜アダプティブディジタルフィルタの全体説明＞ 第１１図は第１〜第８チャンネルに対応するアダプティ
ブディジタルフィルタ装置（ＡＤＦ）２１の内部構成例
を略示するブロック図であり、もう一方のＡＤＦ２２も
全区同様に構成することができる。

入力インターフェース３８はトーンジェネレータ１８
（第２図）からピッチ同期信号ＰＳ１を受入れて、各チ
ャンネルのピッチ同期信号ＰＳ１をＡＤＦ２１内部の演
算タイミングに適合させた状態に整形するものであり、
その詳細例は第１２図に示されている。

タイミング信号発生回路３９は、ＡＤＦ２１内部の各種
の動作を制御するタイミング信号を発生すると共に、入
力インターフェース３８から与えられる各チャンネルの
ピッチ同期信号に対応する信号に基づきフィルタ演算動
作に必要な種々の演算タイミング信号を発生するもので
あり、その詳細例は第１３図に示されている。後述する
ように、各チャンネルのフィルタ演算は時分割的に行わ
れるため、このタイミング信号発生回路３９から適切な
タイミングで各チャンネルのフィルタ演算動作制御用の
タイミング信号を与えてやるようになっている。

ステートメモリ４０、４２及び乗算器及びアキュムレー
タ部４１、４３は、ＦＩＲフィルタのフィルタ演算を実
行するディジタルフィルタ回路である。ステートメモリ
４０と乗算器及びアキュムレータ部４１からなるディジ
タルフィルタ回路（これをＡ系列のディジタルフィルタ
回路という）は第１乃至第４チャンネル（Ｃｈ１〜Ｃｈ
４）のフィルタ演算を行うものでステートメモリ４２と
乗算器及びアキュムレータ部４３からなるディジタルフ
ィルタ回路（これをＢ系列のディジタルフィルタ回路と
いう）は第５乃至第８チャンネル（Ｃｈ５〜Ｃｈ８）の
フイルタ演算を行うものである。各系列Ａ，Ｂのディジ
タルフィルタ回路では、夫々４チャンネル分のフィルタ
演算を時分割的に行うようになっている。第１〜第８チ
ャンネルのフィルタ演算を２系列Ａ，Ｂに分けて行うよ
うにした理由は、回路設計上の理由による。ステートメ
モリ４０、４２はトーンジェネレータ１８（第２図）か
ら与えられたディジタル楽音信号サンプル値データＴＤ
Ｘをピッチ同期信号ＰＳ１に同期して取込み、所定のフ
ィルタ次数に対応する段数だけ該ピッチ同期信号ＰＳ１
に対応するタイミングで遅延するものであり、第５図の
ＦＩＲフィルタ基本回路における単位遅延要素ｚ^-1の集
合に対応する。乗算器及びアキュムレータ部４１、４３
は、ステートメモリ４０、４２で遅延されたディジタル
楽音信号サンプル値データに対してその遅延次数に対応
する次数のフィルタ係数を乗算し、各次数の乗算結果を
累算合計するものであり、第５図のＦＩＲフィルタ基本
回路における乗算要素及び加算要素に対応する。Ａ系列
のステートメモリ４０と乗算器及びアキュムレータ部４
１の詳細例は第１４図に示されており、Ｂ系列のものも
これと同様に構成することができる。

マイコンインタフェース４４はマイクロコンピュータ１
４（第２図）の制御の下でデータ及びアドレスバス２８
を介して与えられる各種データを受入れ、ＡＤＦ２１内
の各回路に供給するものである。このインタフェース４
４を介して受入れられるデータの種類は次の通りであ
る。

キーコードＫＣ： 各チャンネルニ割当てられた鍵を示
す。

キーオンパルスＫＯＮＰ： 各チャンネルに割当てられ
た鍵の押し始めで一度だけ信号“１”となる。

タッチコードＴＣＨ： 各チャンネルに割当てられた鍵
の押圧時のタッチの強さを示す。

音色コードＶＮ： 各チャンネルに割当てられた鍵に対
して選択されている音色種類（ボイス）を示す。

上記ＫＣ、ＫＯＮＰ、ＴＣＨ、ＶＮは、所定の時分割タ
イミングに従って各チャンネルのものが時分割多重化さ
れた状態でインタフェース４４から出力され、パラメー
タプロセシングユニット（ＰＰＵということがある）４
５に与えられる。

ピッチ同期／非同期指定信号ＰＡＳＹ： このＡＤＦ２
１におけるディジタルフィルタ演算をピッチ同期で行う
か非同期で行うかの指定を行う信号である。この信号Ｐ
ＡＳＹも各チャンネル毎に時分割で与えられるようにす
ることができ、フィルタ演算のピッチ同期／非同期制御
を各チャンネル毎に独立に行うことができる。この信号
ＰＡＳＹは、選択された音色種類、あるいはピッチベン
ト操作子１３（第２図）の操作内容、あるいは専用又は
適宜の操作子の操作状態、等に応じて発生され、バス２
８を介してインタフェース４４に与えられる。インタフ
ェース４４から出力されたピッチ同期／非同期指定信号
ＰＡＳＹは入力インタフェース３８に与えられ、ピッチ
同期信号ＰＳ１に応じた信号の発生を該入力インタフェ
ース38が行うべきか否かの制御を行うために使用され
る。

ダイナミック用フィルタパラメータＤＰＲ： マイクロ
コンピュータ１４の制御の下でダイナミック制御用パラ
メータメモリ２６（第２図）から読み出されたフィルタ
パラメータ（フィルタ係数）である。前述の通り、この
ダイナミックモード用フィルタパラメータＤＰＲの内容
は発音中の時間経過に伴って変化する。このダイナミッ
クモード用フィルタパラメータＤＰＲのデータ形式も前
述と同様に、１２ビットのフィルタ係数データ部と３ビ
ットの重みづけデータ部とから成り、更に、次数の偶奇
を識別するデータを含む。また、前述の通り、このダイ
ナミックモード用フィルタパラメータＤＰＲの一組の次
数は１６次（又は１５次）である。更に、前述から明ら
かなように、直線位相特性におけるフィルタ係数の対称
性により、実際に準備する一組のダイナミックモード用
フィルタパラメータＤＰＲは８次分だけでよい。

ダイナミック／スタティック選択信号ＤＳ： ダイナミ
ック／スタティック選択スイッチ２７（第２図）の操作
に応じて発生される信号であり、フィルタ演算を前述の
ダイナミックモードで行うかスタティックモードで行う
かを指示する。

上記ＤＰＲ、ＤＳはインタフェース４４からパラメータ
セレクタ４６に与えられる。

パラメータメモリ４７は、スタティックモードのための
フィルタパラメータ（フィルタ係数）を記憶したもので
ある。

パラメータプロセシングユニット４５は、上記パラメー
タメモリ４７からスタティックモード用のフィルタパラ
メータを読み出す働きをする。すなわち、キーオンパル
スＫＯＮＰが与えられたとき、音色コードＶＮ、タッチ
コードＴＣＨ、キーコードＫＣの内容に基づき読み出す
べきパラメータメモリ４７のアドレスを計算し、このア
ドレスに記憶されているフィルタパラメータを該メモリ
４７から読み出す。読み出されたスタティックモード用
フィルタパラメータＳＰＲはパラメータセレクタ４６に
与えられる。このスタティックモード用フィルタパラメ
ータＳＰＲのデータ形式も前述のＤＰＲと同様である。
また、前述の通り、スタティックモード用フィルタパラ
メータＳＰＲの一組の次数は３２次（又は３１次）であ
る。更に、前述から明らかなように、直線位相特性にお
けるフィルタ係数の対称性により、実際に準備する一組
のスタティックモード用フィルタパラメータＳＰＲは１
６次分だけでよい。

パラメータセレクタ４６は、ダイナミック／スタティッ
ク選択信号ＤＳの内容に応じてダイナミックモード用又
はスタティックモード用のフィルタパラメータＤＰＲ、
ＳＰＲの一方を選択する。選択されたパラメータはＡ系
列及びＢ系列のパラメータ供給回路４８、４９に入力さ
れる。Ａ系列のパラメータ供給回路４８では第１〜第４
チャンネルのフィルタパラメータＤＰＲ又はＳＰＲを受
け入れ、これを記憶し、フィルタ演算タイミングに同期
してステートメモリ４０及び乗算器及びアキュムレータ
部４１に供給する。Ｂ系列のパラメータ供給回路４９で
は第５〜第８チャンネルのフィルタパラメータに関して
同様のことを行う。

スタティックモード用のフィルタパラメータＳＰＲは、
鍵押圧当初に一度だけパラメータメモリ４７から読み出
されて、以後はパラメータ供給回路４８、４９に記憶さ
れる。従って、スタティックモードにおいては発音期間
中はフィルタ係数が変化せず、一定のフィルタ特性を維
持する。他方、ダイナミックモード用のフィルタパラメ
ータＤＰＲは、新しい内容のパラメータがマイコンイン
タフェース４４を介して与えられるまでパラメータ供給
回路４８、４９で記憶され、その記憶内容はパラメータ
ＤＰＲの内容が時間的に変化する毎に書替えられる。

パラメータ供給回路４８、４９から出力されるフィルタ
パラメータのうち次数の偶奇を識別する偶奇識別データ
ＥＯＡ１〜ＥＯＡ４，ＥＯＢ１〜ＥＯＢ４はステートメ
モリ４０、４２に与えられ、フィルタ係数データ部ＣＯ
ＥＡ、ＣＯＥＢ及び重みづけデータ部ＷＥＩＡ、ＷＥＩ
Ｂは乗算器及びアキュームレータ部４１、４３に与えら
れる。なお、図中の符号において末尾のＡ又はＢはＡ系
列とＢ系列の区別を表わす。データＥＯＡ１〜ＥＯＡ
４，ＥＯＢ１〜ＥＯＢ４は各チャンネルのものが並列的
に与えられるが、データＣＯＥＡ，ＣＯＥＢ，ＷＥＩ
Ａ，ＷＥＩＢは各チャンネルのものが時分割的に与えら
れる。

パラメータプロセシングユニット４５、パラメータセレ
クタ４６、パラメータメモリ４７、パラメータ供給回路
４８、４９の詳細例は第１５図に示されている。

ピッチ同期出力回路５０は、乗算器及びアキュムレータ
部41、43から出力された各チャンネルのフィルタ済みの
楽音信号サンプル値データを入力し、これらを各々のピ
ッチに同期したタイミングでサンプリングし直す回路で
ある。ここでサンプリング制御に用いる信号は、入力イ
ンタフェース３８から与えられる。ピッチ同期信号ＰＳ
１Ｄであり、これは各チャンネルのピッチ同期信号ＰＳ
１を所定時間遅延したものである。ピッチに同期した再
サンプリングのために、遅延したピッチ同期信号ＰＳ１
Ｄを用いる理由は、前段でのディジタルフィルタ演算に
おける各チャンネルの楽音信号の時間遅れに合わせるた
めである。このようにディジタルフィルタ出力信号をそ
のピッチに同期して再サンプリングする処理は、サンプ
リング周波数を楽音ピッチに調和させるので、折返しノ
イズの問題を解決する。ピッチに同期してディジタルフ
ィルタ演算を行う場合は、ディジタルフィルタ出力信号
はピッチに同期したサンプリング周期を持つのでピッチ
同期出力回路50を特に設けなかったとしてもピッチ同期
を実現することができるが、ピッチに非同期でディジタ
ルフィルタ演算を行う場合はピッチ同期を実現するため
にはピッチ同期出力回路50が必要である。ピッチ同期出
力回路50の詳細例は第16図に示されている。

次にアダプティブディジタルフィルタ装置２１の各部の
詳細例について説明する。

なお、各図においてブロック中に「１Ｄ」、「８Ｄ」等
の数字と文字Ｄが伴記された回路は、遅延回路若しくは
シフトレジスタであり、前の数字は遅延段数若しくはス
テージ数を示す。また、この遅延回路又はシフトレジス
タブロックにおいて、遅延制御クロックパルス又はシフ
ト制御クロックパルスが入力されることが図示されてい
ないものは、マスタクロックパルスφ（第３図参照）に
よって遅延又はシフト制御がなされる。

＜入力インタフェース３８：第１２図＞ 第１２図において、ピッチ同期信号ＰＳ１はオア回路５
１、５２を介してシフトレジスタ５３に入力される。第
３図に示すようにこのピッチ同期信号ＰＳ１は８タイム
スロットを１サイクルとして８チャンネル分が時分割多
重化されており、或るチャンネルに割当てられた鍵のピ
ッチに同期する周期でそのチャンネルに対応する１タイ
ムスロットに信号“１”が生じる。シフトレジスタ５３
の出力はアンド回路５４、オア回路５２を介して入力側
に戻され、８チャンネル分のピッチ同期信号ＰＳ１が８
ステージのシフトレジスタ５３内で循環保持される。各
チャンネルに対応する８個のラッチ回路５５が並列的に
設けられており、シフトレジスタ５３から出力されるピ
ッチ同期信号がそのデータ入力Ｄに並列的に入力され
る。各ラッチ回路５５のラッチ制御入力Ｌには各チャン
ネルに対応するラッチタイミング信号φＦＳ１(２５)，
φＦＳ２（２９），…φＦＳ８（５６）が夫々入力去れ
る。φＦＳの次に記された数字はチャンネル番号を示
し、その次のかっこ内の数字は１演算サイクル（第３図
に示す６４タイムスロット）中のタイムスロット番号を
示し、そのタイムスロット番号に対応するタイムスロッ
トにおいて該ラッチタイミング信号が信号“１”とな
る。例えば、信号φＦＳ１（２５）はタイムスロット２
５で信号“１”となり、これは第１チャンネルに対応し
ている。第３図を参照とすると明らかなようにタイムス
ロット２５はピッチ同期信号ＰＳ１における第１チャン
ネルの時分割タイミングに対応している。従って、この
信号φＦＳ１（２５）によってラッチ制御されるラッチ
回路５５の部分にはチャンネル１のピッチ同期信号ＰＳ
１の内容（ピッチに同期したタイミングでは信号
“１”、それ以外のタイミングでは信号“０”）がラッ
チされる。他のチャンネル２〜８も同様であり、各チャ
ンネルのピッチ同期信号が所定のタイミングでラッチ回
路５５に夫々並列的にラッチされる。

なお、各チャンネルに対応するラッチタイミング信号φ
ＦＳ１（２５）〜φＦＳ８（５６）は第１３図ものデコ
ーダ５６から発生される。デコーダ５６はカウンタ５７
の出力をデコードして様々な種類のタイミング信号を発
生する。カウンタ５７はマスタクロックパルスφをカウ
ントするモジュロ６４のカウンタであり、システムシン
クロパルスＳＹＮＣ（第３図）によって定期的にリセッ
トされる。各チャンネル１〜８に対応するラッチタイミ
ング信号φＦＳ１（２５）〜φＦＳ８（５６）がどのタ
イムスロットで発生するかは第１３図の表示から明らか
であろう。

第１２図に戻り、各タイミング信号φＦＳ１(２５)〜φ
ＦＳ８(５６)はノア回路５８で多重化されかつ反転され
る。ノア回路５８の出力はアンド回路５４に入力され
る。これにより、ラッチ回路５５への取り込みが行われ
たチャンネルに関するシフトレジスタ５３の記憶がクリ
アされる。

一方、ピッチ同期信号ＰＳ１が“１”となったチャンネ
ルに対応してラッチ回路５５にラッチされた信号“１”
は、次のサイクルでそれに対応するラッチタイミング信
号φＦＳ１(２５)〜φＦＳ８(５６)が発生するまで保持
される。こうして、ラッチ回路５５には、ピッチ同期信
号ＰＳ１が“１”となったチャンネルに対応して６４タ
イムスロット分の時間だけ信号“１”が保持される。各
チャンネルに対応するラッチ回路５５の出力はフィルタ
演算要求信号φＦ１〜φＦ８として第１３図のタイミン
グ信号発生回路３９に与えられる。後述するように、こ
のフィルタ演算要求信号φＦ１〜φＦ８が“１”になっ
たとき１サンプル点分のフィルタ演算が実行される。ピ
ッチ同期信号ＰＳ１が発生したときのみフィルタ演算要
求信号φＦ１〜φＦ８が“１”となるので、結局、フィ
ルタを施すべき楽音信号のピッチに同期したディジタル
フィルタ演算が行われることになる。

例えば、第１７図に示すように、タイムスロット９のと
きにピッチ同期信号ＰＳ１が“１”となったとすると
（この場合この信号“１”はチャンネル１のピッチ同期
信号である）、これがシフトレジスタ５３で循環保持さ
れ、タイムスロット２５でタイミング信号φＦＳ１（２
５）が発生したときラッチ回路５５にラッチされ、チャ
ンネル１に対応するフィルタ演算要求信号φＦ１がその
タイムスロット２５において“１”に立上る。この信号
φＦ１は次のサイクルのタイムスロット２４まで合計６
４タイムスロット分の時間幅だけ信号“１”を維持す
る。

＜タイミング信号発生回路３９：第１３図＞ 第１３図において、タイミング信号発生回路３９は、前
述のデコーダ５６及びカウンタ５７の他に、第１２図の
入力インタフェース３８から与えられる各チャンネルの
フィルタ演算要求信号φＦ１〜φＦ８に応じてフィルタ
演算動作制御用のタイミング信号を発生する演算タイミ
ング発生回路３９１〜３９８を各チャンネル（Ｃｈ１〜
Ｃｈ８）毎に具えている。図ではチャンネル１の回路３
９１のみ詳細を示したが、他のチャンネル２〜８の回路
３９２〜３９８も同一構成であり、そこに入力されるタ
イミング信号Ｔ(３３)，Ｔ(４９)，…の時間関係だけが
異なる。タイミング信号Ｔ(３３)，Ｔ(４９)，…はデコ
ーダ５６から発生される。前述と同様に、タイミング信
号を示す符号においてかっこ内の数字は、１演算サイク
ル（第３図に示す６４タイムスロット）中のタイムスロ
ット番号を示し、そのタイムスロット番号に対応するタ
イムスロットにおいて該タイミング信号が“１”となる
ことを示す。デコーダ５６から発生される他のタイミン
グ信号についても同様であり、かっこ内の数字を参照す
ることによりそのタイミング信号がどのタイムスロット
において発生するか（“１”となるか）が容易に判る。
例えば、タイミング信号Ｔ(３３)は第１７図に示すよう
にタイムスロット３３において信号“１”となるもので
あり、信号Ｔ(３−１８)はタイムスロット３から１８ま
での間で信号“１”となるものである。

チャンネル１の演算タイミング信号発生回路３９１につ
いて説明すると、フィルタ演算要求信号φＦ１とタイミ
ング信号Ｔ(３３)がアンド回路５９に与えられる。従っ
て、フィルタ演算動作を行うべきことが要求されたなら
ば、タイムスロット３３のタイミングでアンド回路５９
の出力が“１”となる。このアンド回路５９の出力信号
と、この信号を遅延回路６０で１タイムスロット遅延し
た信号とがオア回路６１に与えられる。このオア回路６
１の出力はフィルタデータサンプリングクロック信号Ｒ
ＬＡ１としてディジタルフィルタ回路における単位遅延
を制御するために利用される。この信号ＲＬＡ１は第１
７図に示すようにタイムスロット３３と３４のときに
“１”となる。

アンド回路６２にはアンド回路５９の出力とチャンネル
１の偶奇識別データＥＯＡ１（これは第１１図のパラメ
ータ供給回路４８から出力されたものである）をインバ
ータ６３で反転した信号が与えられる。このデータＥＯ
Ａ１は実現しようとするフィルタ特性の次数が偶数次の
とき信号“１”であり、奇数次のとき信号“０”、であ
る。アンド回路６２の出力は遅延回路６４で２タイムス
ロット遅延され、インヒビット信号ＩＮＨＡ１として出
力される。フィルタ次数が奇数のときアンド回路６２の
出力信号はタイムスロット３３で“１”となり、その２
タイムスロット後のタイムスロット３５のとき信号ＩＮ
ＨＡ１が“１”となる（第１７図参照）。フィルタ次数
が偶数ならば、信号ＩＮＨＡ１は常に“０”である。こ
のインビット信号ＩＮＨＡ１は、ディジタルフィルタ回
路の演算動作において偶数次の最高次数（３２次）の演
算を禁止することにより奇数次のフィルタ特性を実現す
るために使用される。

タイミング信号Ｔ（３−18）とＴ（35−50）がオア回路
６５に入力されており、その出力とアンド回路５９の出
力がオア回路６６に入力されている。オア回路６６の出
力は遅延回路６７で１タイムスロット遅延され、第１シ
フトクロック信号φＦＦＡ１として出力される（第17図
参照）。また、オア回路６６の出力と遅延回路６４の出
力をインバータ６８で反転した信号がアンド回路６９に
加わっており、その出力を遅延回路７０で１タイムスロ
ット遅延した信号が第２シフトクロック信号φＦＬＡ１
として出力される（第１７図参照）。信号φＦＬＡ１
は、フィルタ次数が偶数ならばタイムスロット３６のと
き“１”であるが、奇数ならば“０”である。これらの
シフトクロック信号φＦＦＡ１，φＦＬＡ１は、ディジ
タルフイルタ回路において各次数毎の演算動作を時分割
的に行うために、ステートメモリ４０（第１１図）内の
各遅延段階に対応する楽音信号サンプル値データを順次
シフトするために使用される。

タイミング信号Ｔ（３５−５０）に応じてタイムスロッ
ト３５から５０の間で“１”となる乗算タイミング信号
ＰＤＯＡ１（第１７図参照）は、ディジタルフィルタ回
路において楽音信号サンプル値データとフィルタ係数と
乗算を行うべき期間を指示するものである。

Ａ系列における他のチャンネル２〜４に対応する演算タ
イミング信号発生回路３９２〜３９４において用いられ
るタイミング信号Ｔ（４９），Ｔ（１９−３４），Ｔ
（５１−２），…はチャンネル１のタイミング信号Ｔ
（３３），Ｔ（３−１８），Ｔ（３５−５０）のタイミ
ングから順に１６タイムスロットづつずれたものであ
る。従って、チャンネル１の回路３９１から出力される
各信号ＲＬＡ１〜ＰＤＯＡ１と同様の信号ＲＬＡ２〜Ｐ
ＤＯＡ２，…ＲＬＡ４〜ＰＤＯＡ４が他のチャンネル２
〜４の回路３９２〜３９４から夫々順次１６タイムスロ
ットづつずれたタイミングで発生される。これに基づ
き、Ａ系列のディジタルフィルタ回路（特に乗算器及び
アキュムレータ部４１）において、１演算サイクル＝６
４タイムスロットの間で１６タイムスロット毎の時間区
間で４つのチャンネル１〜４のフィルタ演算動作を時分
割的に行わせることができるようになっている。

Ｂ系列の各チャンネル５〜８に対応する演算タイミング
信号発生回路３９５〜３９８においても各チャンネル間
で１６タイムスロットづつずれた所定のタイミングでタ
イミング信号Ｔ（４９），Ｔ（１９−３４），Ｔ（５１
−２），…が使用され、上述と同様の各種信号ＲＬＢ１
〜ＰＤＯＢ１，…ＲＬＢ４〜ＰＤＯＢ４が発生される。

Ａ系列に対応する演算タイミング信号発生回路３９１〜
３９４で発生された各信号ＲＬＡ１〜ＰＤＯＡ４はＡ系
列のステートメモリ４０に与えられ、Ｂ系列に対応する
回路３９５〜３９８で発生された各信号ＲＬＢ１〜ＰＤ
ＯＢ４はＢ系列のステートメモリ４２（第１１図）に与
えられる。

＜ステートメモリ４０：第１４図＞ 第１４図において、Ａ系列のステートメモリ４０はＡ系
列の各チャンネル１〜４に対応するステートメモリ４０
１〜４０４を並列的に具えている。チャンネル１のステ
ートメモリ４０１のみ詳細を示したが、他のチャンネル
２〜４のステートメモリ４０２〜４０４も同一構成であ
り、そこに入力される信号が異なっている。上述の各チ
ャンネル１〜４に対応する演算タイミング信号発生回路
３９１〜３９４（第１３図）から発生された各信号ＲＬ
Ａ１〜ＰＤＯＡ１，…ＲＬＡ４〜ＰＤＯＡ４は、自己の
チャンネルに対応するステートメモリ４０１〜４０４に
夫々入力される。

同図に示したステートメモリ４０と乗算器及びアキュム
レータ部４１の詳細を説明する前に、これらの回路から
成るディジタルフィルタ回路の基本動作について第１８
図及び第１９図に示す略図を参照して説明する。

＜偶数次のフィルタ演算基本動作：第１８図＞ 第１８図は、上記ディジタルフィルタ回路において偶数
次（３２次）から成るフィルタ特性を実現する場合のＦ
ＩＲ型フィルタ演算の基本動作を説明するための略図で
あり、（ａ）はブロック図、（ｂ）は各演算タイミング
における（ａ）のシフトレジスタＳＲ１，ＳＲ２の各ス
テージＱ０〜Ｑ１５，Ｑ１６〜Ｑ３１内の楽音信号サン
プル値の状態を示す。

第１のシフトレジスタＳＲ１は１６ステージを持ち、フ
ィルタをかけるべきディジタル楽音信号サンプル値デー
タＸ_ｎがセレクタＳＥＬ１を介して入力される。セレク
タＳＥＬ１を介して新しいサンプル値データｘ_ｎを取り
込むための信号としては前述のフィルタデータサンプリ
ングクロック信号ＲＬＡ（チャンネル１の場合はＲＬＡ
１）が使用され、シフトレジスタＳＲ１のシフトクロッ
クパルスとしては前述の第１シフトクロック信号φＦＦ
Ａ（チャンネル１の場合はφＦＦＡ１）が使用される。
第１のシフロレジスタＳＲ１の各ステージＱ０〜Ｑ１５
にはサンブル点ｎからｎ−15までの１６個のサンプル値
データｘ_ｎ〜ｘ^n-15が保持される。このシフトレジスタ
ＳＲ１の最終ステージの出力はセレクタＳＥＬ１を介し
てサンプリングクロック信号ＲＬＡが無いとき第１ステ
ージに戻される。このシフトレジスタＳＲ１は右方向の
みにシフトされる。

第２のシフトレジスタＳＲ２も１６ステージを持ち、第
１のシフトレジスタＳＲ１の出力がセレクタＳＥＬ２を
介して入力される。セレクタＳＥＬ２を介してＳＲ１の
出力をＳＲ２に取り込むための信号として前述のフィル
タデータサンプリングクロック信号ＲＬＡが使用され、
該ＳＲ２のシフトクロックパルスとしては前述の第２シ
フトクロック信号φＦＬＡ（チャンネル１の場合はφＦ
ＬＡ１）が使用される。この第２のシフトレジスタＳＲ
２の各ステージＱ１６〜Ｑ３１にはサンブル点ｎからｎ
−１６からｎ−３１までの１６個のサンプル値データｘ
^n-16〜ｘ^n-31が保持される。シフトレジスタＳＲ２の最
終ステージＱ３１はセレクタＳＥＬ２を介してサンブリ
ングクロック信号ＲＬＡが無いとき第１ステージＱ１６
に接続される。このシフトレジスタＳＲ２は双方向シフ
ト型であり、サンプリングクロック信号ＲＬＡが“１”
のとき右シフトモード，“０”のとき左シフトモードと
なる。

シフトレジスタＳＲ１、ＳＲ２のステージＱ１５とＱ１
６の出力が加算器ＡＤＤで加算され、その加算結果が乗
算器ＭＵＬに与えられ、フィルタ係数ＣＯＥＡが乗算さ
れる。その乗算結果はアキュムレータＡＣＣに与えら
れ、全次数に関する乗算結果がそこでアキュムレートさ
れる。こうして、アキュムレータＡＣＣからは１サンプ
ル点分のフィルタ演算結果が出力される。

加算器ＡＤＤで２サンプル点分のサンプル値データを加
算し、それに共通のフィルタ係数ＣＯＥＡを乗算器ＭＵ
Ｌで乗算する理由は、前述の「フィルタ係数の対称性」
による。すなわち、対称関係にある２つのサンプル値デ
ータには同じ値のフィルタ係数が掛けられるため、それ
らを別々に乗算せずに、加算した上で１回の乗算によっ
て両サンプル値データへの係数乗算を同時に行うように
している。

第１８図の（ｂ）において、たて軸の演算タイミングは
マスタクロックに応じた１タイムスロット毎に進行す
る。そこに示した数字は便宜上の順序を示すもので１演
算サイクル（６４タイムスロット）中のタイムスロット
番号を絶対的に示すものではない。図の例では、演算タ
イミング１のとき、シフトレジスタＳＲ１、ＳＲ２の各
ステージＱ０〜Ｑ３１にｘ_ｎからｘ_n-31までの３２サン
プル点のサンプル値データが入っている。

図の例では、演算タイミング２のときサンプリングクロ
ック信号ＲＬＡが“１”になるものとしている。これに
より、シフロクロック信号φＦＦＡ、φＦＬＡに応じて
シフトレジスタＳＲ１、ＳＲ２が１ステージ右シフトさ
れ、この演算タイミング２では図示のような状態とな
る。このときのシフトクロック信号φＦＦＡ、φＦＬＡ
はチャンネル１の場合は第１７図のφＦＦＡ１、φＦＬ
Ａ１の欄に示すようにタイムスロット３４で発生するも
のである。同図から明らかなように、次の１タイムスロ
ットはシフトクロック信号φＦＦＡ、φＦＬＡは発生せ
ず、従って第１８図（ｂ）の演算タイミング３では各ス
テージＱ０〜Ｑ３１の状態は変化しない。しかし、演算
タイミング３から１８までの１６タイムスロット幅は、
チャンネル１でいえば乗算タイミング信号ＰＤＯＡ１
（第１７図）が発生するタイムスロット３５〜５０に対
応しており、この間で乗算及びアキュムレートが行われ
る。

つまり、乗算タイミング３では、ステージＱ１５とＱ１
６に入っているｘ_n-14とｘ_n-15のサンプル値データが加
算器ＡＤＤで加算され、これに第１６次のフィルタ係数
が掛けられ、その結果がアキュムレータＡＣＣに保持さ
れる。

演算タイミング４から18までの間は、１タイムスロット
毎に、第１のシフトレジスタＳＲ１は右シフト、第２の
シフトレジスタＳＲ２は左シフトされ、各ステージＱ０
〜Ｑ３１の状態は図示のように順次変化する。従って、
演算タイミング４ではｘ_n-13とｘ_n-16が加算され、これ
に第１５次のフィルタ係数が乗算され、その結果がアキ
ュムレータＡＣＣに累算される。次の演算タイミング５
ではｘ_n-12とｘ_n-17について同様の演算が行われ、こう
して対称位置にある２サンプル値データに関して同様の
フィルタ係数演算が順次時分割で行われ、演算タイミン
グ18では最後の対称位置にあるｘ_n+1とｘ_n-30に関して
同様の演算が行われ、これで全次数のフィルタ演算が完
了する。次の演算タイミング１９ではもう一度シフトが
行われ、図示のように、各ステージＱ０〜Ｑ３１に遅延
された時間順に各サンプル値データｘ_n+1〜ｘ_n-30が並
ぶ。

＜奇数次のフィルタ演算基本動作：第１９図＞ 第１９図は、奇数次（３１次）からなるフィルタ特性を
実現する場合のＦＩＲ型フィルタ演算の基本動作を説明
するための略図であり、（ａ）はブロック図、（ｂ）は
各演算タイミングにおける（ａ）のシフトレジスタＳＲ
１、ＳＲ２の各ステージＱ０〜Ｑ１５，Ｑ１６〜Ｑ３０
の楽音信号サンプル値の状態を示す。

（ａ）における各ブロックは第１８図（ａ）に示したも
のと同一であり、異なる点は、ステージＱ１６の出力が
ゲートＧＴを介して加算器ＡＤＤに与えられることであ
る。ゲートＧＴはインヒビット信号ＩＮＨＡ（第１チャ
ンネルではＩＮＨＡ１）を反転した信号によって制御さ
れるようになっており、該信号ＩＮＨＡが“１”のとき
ステージＱ１６の出力信号が加算器ＡＤＤに与えられる
ことを禁止する。また、第２のシフトレジスタＳＲ２の
第１６ステージ３１は利用せず、第１５ステージＱ３０
と第１ステージＱ１６がセレクタＳＥＬ２を介して接続
される。

（ｂ）において、第１シフトレジスタＳＲ１の状態変化
は第１８図（ｂ）と同じである。第２シフトレジスタＳ
Ｒ２の状態変化は第１８図（偶数次の場合）とは若干異
なる。第２のシフトレジスタＳＲ２のシフトクロック信
号φＦＬＡは、演算タイミング４のとき偶数次モードで
は“１”であったが奇数次モードでは“０”となる（チ
ャンネル１の場合は第１７図のφＦＬＡ１の欄のタイム
スロット３６参照）。従って、奇数次モードでは、第１
９図（ｂ）に示すように、第２のシフトレジスタＳＲ２
の内容は、演算タイミング４ではシフトされず、演算タ
イミング５から１９の間で順次左シフトされる。

演算タイミング３では、シフトレジスタＳＲ１、ＳＲ２
の各ステージＱ０〜Ｑ３０には３１次の各遅延段階に対
応する楽音信号サンプル値ｘ_n+1〜ｘ_n-29が順番に入っ
ており、ステージＱ１５に中央の次数のサンプル値ｘ
_n-14が入っている。第６図に示されているように、奇数
次モードの対称の中央に位置する次数ではそれ単独に対
応して固有のフィルタ係数が割り当てられる。従って、
演算タイミング３では、インヒビット信号ＩＮＨＡによ
ってステージＱ１６の出力を禁止し、中央次数に対応す
るステージＱ15の出力信号のみを加算器ＡＤＤに加え、
乗算器ＭＵＬにおいて該中央次数に対応する固有のフィ
ルタ係数を乗算する。

演算タイミング４では、第１のシフトレジスタＳＲ１の
みが右シフトされ、第２のシフトレジスタＳＲ２はシフ
トされない。従って、ステージＱ１５にはｘ_n-13が入
り、Ｑ１６にはｘ_n-15が入っている。また、インヒビッ
ト信号ＩＮＨＡは“０”となり、ゲートＧＴが開かれ
る。こうして、中央次数の両隣の次数に対応するサンプ
ル値ｘ_n-13，ｘ_n-15が加算器ＡＤＤに与えられて加算さ
れ、乗算器ＭＵＬにおいて両者に共通のフィルタ係数が
乗算される。

演算タイミング５〜１８ではＳＲ１が順次右シフト、Ｓ
Ｒ２が順次左シフトされ、図示のように対称位置にある
サンプル値がステージＱ１５，Ｑ１６に入り、両者が加
算されて共通のフィルタ係数が乗算される。

＜ディジタルフィルタ回路：第１４図＞ 第１４図を参照してチャンネル１に対応するステートメ
モリ４０１について説明する。１６ステージの一方向シ
フトレジスタ７１は第１８図、第１９図の第１のシフト
レジスタＳＲ１に対応するものであり、チャンネル１に
対応する第１のシフトクロック信号φＦＦＡ１によって
シフト制御される。トーンジェネレータ１８（第２図）
から供給されたディジタル楽音信号サンプル値データＴ
ＤＸはラッチ回路７３に入力され、ラッチタイミング信
号ＸＬＤＡ１に従ってチャンネル１のサンプル値データ
が該ラッチ回路７３に取込まれる。楽音信号サンプル値
データＴＤＸにおける各チャンネルの時分割タイミング
（第３図参照）に対応して、各チャンネル１〜８に対応
するラッチタイミング信号ＸＬＤＡ１〜ＸＬＤＡ４，Ｘ
ＬＤＢ１〜ＸＬＤＢ４がデコーダ５６（第１３図）から
発生される。前述のように、第１３図の各信号表示の末
尾のかっこ内の数字はその信号が発生するタイムスロッ
ト番号を示す。各チャンネルに対応するステートメモリ
内にはラッチ回路７３と同様のラッチ回路が設けられて
おり、各々に対応するラッチタイミング信号ＸＬＤＡ１
〜ＸＬＤＡ４，ＸＬＤＢ１〜ＸＬＤＢ４によって各チャ
ンネル１〜８の楽音信号サンプル値データＴＤＸが別々
にラッチされ、こうしてデマルチプレクスされる。

ラッチ回路７３にラッチされたチャンネル１の楽音信号
サンプル値データはセレクタ７４のＡ入力にあたえられ
る。セレクタ７４は第１３図の演算タイミング信号発生
回路３９１から与えられるフィルタデータサンプリング
クロック信号ＲＬＡ１が“１”のときＡ入力を選択し、
それ以外のときはＢ入力に加わるシフトレジスタ７１の
第１６ステージの出力信号を選択する。前述の通り、こ
の信号ＲＬＡ１は楽音のピッチに同期するものであり、
ピッチに同期してセレクタ７４で新しいサンプル値デー
タ（Ａ入力）を選択し、これをシフトレジスタ７１に与
える。第１７図から明らかなように、信号ＲＬＡ１が
“１”となるタイムスロット３４で、シフトクロック信
号φＦＦＡ１が“１”となるので、シフトレジスタ７１
はセレクタ７４から与えられる新しいサンプル値データ
を第１ステージ（Ｑ０）に取込む。次のタイムスロット
３５ではシフト動作を一時休止し、続くタイムスロット
３６〜５１で順次右シフトするのは前述の通りである。

双方向シフトレジスタ７２は第１８図、第１９図の第２
のシフトレジスタＳＲ２に対応するものである。この双
方向シフトレジスタ７２の各ステージＱ１６〜Ｑ３１は
図示のようにセレクタＳＬ１〜ＳＬ１６とラッチ回路Ｌ
Ｃ１〜ＬＣ１６から成っていて、双方向シフトが可能な
ように接続されている。すなわち、最初のステージＱ１
６のセレクタＳＬ１のＡ入力には第１のシフトレジスタ
７１の最終ステージ（Ｑ１５）の出力信号が入力され、
他の各ステージＱ１７〜Ｑ３１のセレクタＳＬ２〜ＳＬ
１６のＡ入力には夫々前のステージのラッチ回路ＬＣ１
〜ＬＣ１５の出力が入力され。また、各ステージのセレ
クタＳＬ１〜ＳＬ１６のＢ入力には次のステージのラッ
チ回路ＬＣ２〜ＬＣ１６，ＬＣ１の出力が入力される。
これにより、各セレクタＳＬ１〜ＳＬ１６のＡ入力が選
択されたとき右シフトモードとなり、Ｂ入力が選択され
たとき左シフトモードとなる。各セレクタＳＬ１〜ＳＬ
１６の選択信号としてサンプリングクロック信号ＲＬＡ
１が用いられ、これが“１”のときＡ入力選択つまり右
シフトモードとなる。ただし、奇数次モードのときにス
テージＱ３１を無効にするために、ステージＱ３０のセ
レクタＳＬ１５が他とは幾分異なっている。つまり、こ
のセレクタＳＬ１５にはＣ入力が設けられており、そこ
にステージＱ１６の出力信号が加わる。チャンネル１に
関する偶奇識別データＥＯＡ１が“１”（つまり偶数次
モード）のときアンド回路７５１が可能化され、信号Ｒ
ＬＡ１が“０”のとき該アンド回路７５１の出力が信号
“１”となり、これによりセレクタＳＬ１５がＢ入力を
選択し、ステージＱ３１の出力がステージＱ３０に与え
られる（左シフトされる）。ＥＯＡ１が“０”のとき
（奇数次モードのとき）アンド回路７６１が可能化さ
れ、信号ＲＬＡ１が“０”のときセレクタＳＬ１５がＣ
入力を選択し、ステージＱ１６の出力がステージＱ３０
に与えられる（Ｑ３１を飛越して左シフトされる）。

以上の構成により、第１及び第２のシフトレジスタ７
１，７２の内容の変化状態は偶数次モードと奇数次モー
ドの別に応じて第１８図（ｂ）、第１９図（ｂ）に示し
たものと全く同様になる。

第２のシフトレジスタ７２の第１ステージＱ１６の出力
信号はゲート７５を介してゲート７６に与えられる。ゲ
ート７５はインヒビット信号ＩＮＨＡ１を反転した信号
によって制御されるもので、第１９図のゲートＧＴに対
応するものである。ゲート７６は、第１のシフトレジス
タ７１の出力信号（ステージＱ１５の出力信号）とゲー
ト７５を介して与えられる第２のシフトレジスタ７２の
出力信号（ステージＱ１６の出力信号）を入力し、乗算
タイミング信号ＰＤＯＡ１（第１７図参照）によって開
放される。

ゲート７６の出力は乗算器及びアキュムレート部４１の
加算器７７に与えられ、そこで２つの楽音信号サンプル
値データが加算される。この加算器７７は第１８図、第
１９図の加算器ＡＤＤに対応するものである。加算器７
７の出力は遅延回路７８で１タイムスロット遅延されて
乗算器７９に入力される。乗算器７９は遅延回路７８を
介して与えられる楽音信号サンプル値データに遅延回路
８０を介して与えられるフィルタ係数データＣＯＥＡを
乗算するものである。乗算器７９の出力は遅延回路８１
で４タイムスロット遅延されてシフタ８２に与えられ
る。シフタ８２のシフト制御入力には５タイムスロット
の遅延を設定する遅延回路８３を介して重みづけデータ
ＷＥＩＡが与えられる。この乗算器７９とシフタ８２
は、第１８図、第１９図の乗算器ＭＵＬに対応するもの
である。すなわち、前述の通り、フィルタ係数データＣ
ＯＥＡはフィルタ係数の有効ビットのデータであり、乗
算器７９においてこのフィルタ係数の有効ビットと楽音
信号サンプル値データとの乗算が行われる。そして、こ
の乗算結果をシフタ８２において重みづけデータＷＥＩ
Ａの値に応じたビット数だけシフトすることにより、フ
ィルタ係数の実数と楽音信号サンプル値データとの乗算
が完了する。

シフタ８２の出力はアキュムレータ８４に与えられ、１
チャンネル分の各次数に対応する乗算結果がアキュムレ
ートされる。アキュムレータ８４の出力はラッチ回路８
５に入力され、演算終了タイミング信号ＦＥＮＤＡに従
ってラッチされる。この信号ＦＥＮＤＡは第１３図のデ
コーダ５６から発生される。同図中に表示されているよ
うに、この信号ＦＥＮＤＡはタイムスロット８，２４，
４０，５６において“１”となる。タイムスロット５６
ではチャンネル１の演算結果をラッチし、８ではチャン
ネル２の演算結果をラッチし、２４ではチャンネル３の
演算結果をラッチし、４０ではチャンネル４の演算結果
をラッチする。デコーダ５６からはＢ系列の演算終了タ
イミング信号ＦＥＮＤＢも同様に発生される。

乗算器及びアキュムレート部４１は、４つのチャンネル
によって時分割共用される。すなわち、加算器７７に
は、チャンネル１のステートメモリ４０１のゲート７６
の出力のみならず、チャンネル２〜４のステートメモリ
４０２〜４０４内に設けられている同様の機能をもつゲ
ートの出力信号が多重的に入力される。各ステートメモ
リ４０１〜４０４の出力ゲート７６には、１６タイムス
ロット幅の乗算タイミング信号ＰＤＯＡ１〜ＰＤＯＡ４
が１６タイムスロットづつずれた異なるタイミングで夫
々入力される。従って、加算器７７には各チャンネル１
〜４の信号が１６タイムスロット毎に時分割多重的に入
力される。フィルタ係数データＣＯＥＡ及び重みづけデ
ータＷＥＩＡは、４つのチャンネルのものが上述と同じ
タイミングで１６タイムスロット毎に時分割多重化され
ており、１つのチャンネルに関する１６タイムスロット
においては１次から１６次までのデータが時分割多重化
されている。

Ｂ系列のステートメモリ42と乗算器及びアキュムレータ
部43も第１４図と同一の構成であり、但し、各種信号の
タイミングが適宜異なっている。

第１４図に示されたようなＡ系列及びＢ系列のディジタ
ルフィルタ回路（すなわちステートメモリ４０，４２と
乗算器およぴアキュムレータ部４１，４３）における各
チャンネル１〜８に関するフイルタ動作のタイミングを
第２０図に示す。第２０図において、シフト１の欄には
第１のシフトレジスタ（チャンネル１の場合は７１）の
シフトタイミングを示し、シフト２の欄には第２のシフ
トレジスタ（チャンネル１の場合は７２）のシフトタイ
ミングを示している。矢印の方向はシフト方向（右シフ
ト又は左シフト）を示している。各チャンネルのシフト
タイミングは演算タイミング信号発生回路３９１〜３９
８（第１３図）から発生される第１及び第２のシフトク
ロック信号φＦＦＡ１〜φＦＦＢ４、φＦＬＡ１〜φＦ
ＦＢ４の発生タイミングに対応している。シフト動作に
は、フィルタ演算のためのシフト動作と記憶データリフ
レッシュのためのダミーシフト動作とがある。例えばチ
ャンネル１の場合、タイムスロット４〜１９でのシフト
がダミーシフトである。シフト２の欄における（←）の
信号は偶数次モードのとき左シフトを行い、奇数次モー
ドのときシフトを行わないことを示す。

第２０図において、ＩＮＨの欄はインヒビット信号ＩＮ
ＨＡ１〜ＩＮＨＢ４の発生タイミングを示している。奇
数次モードのときは○印のタイムスロットにおいてイン
ヒビット信号ＩＮＨＡ１〜ＩＮＨＢ４が“１”となる。
ＰＤＯの欄は、各チャンネルのステートメモリ４０，４
２から乗算器及びアキュムレータ部４１，４３に楽音信
号サンプル値データが入力されるタイミングを示してい
る。これは各チャンネルの乗算タイミング信号ＰＤＯＡ
１〜ＰＤＯＢ４の発生タイミングに対応している。ＳＵ
Ｍの欄は、アキュムレータ８４の出力タイミングを示し
ている。ＰＤＯとＳＵＭのタイミングの間に６タイムス
ロットの遅れがあるのは、遅延回路７８，８１による５
タイムスロットの遅れとアキュムレート８４による１タ
イムスロットの遅れによる。アキュムレータ８４の出力
タイミングの最後のタイムスロットでは演算終了タイミ
ング信号ＦＥＮＤＡが発生し、アキュムレータ８４の出
力をラッチ回路８５に取り込む。

＜パラメータメモリ４７：第２１図＞ 第２１図はパラメータメモリ４７の記憶フォーマットの
一例を示しており、キーグループテーブル、タッチグル
ープテーブル、パラメータアドレステーブルとパラメー
タバンクから成っている。実際のフィルタパラメータは
パラメータバンクに記憶されており、パラメータアドレ
ステーブルにはパラメータバンクから読み出すべきパラ
メータのアドレスデータが記憶されている。キーグルー
プテーブルは各鍵に対応してその鍵をグループ化する情
報を記憶している。一例として鍵数は８８、グループ数
は４４であり、キーグループテーブルでは各鍵に対応す
るアドレス位置にその鍵の属するキーグループに関する
相対アドレスデータ（キーグループアドレスという）を
記憶している。従って、キーグループテーブルはキーコ
ードＫＣによってアドレスされる。このキーグループテ
ーブルはパラメータメモリ４７の所定の絶対アドレス
（オフセットアドレスＯＡＤＳという）から始まる記憶
エリアを占めている。

タッチグループテーブルは各音色毎の鍵タッチ強度の各
段階に対応してそのタッチ強度をグループ化する情報を
記憶している。一例として音色数は３２であり、このタ
ッチグループテーブルは音色コードＶＮの値０〜３１に
対応する３２の音色別エリアを含んでおり、またタッチ
コードＴＣＨによって表現し得るタッチ強度の段階は一
例として６４であり、各音色別エリアはタッチ０から６
３に対応する６４個のアドレス位置を有している。各タ
ッチ強度に対応するアドレス位置にはそのタッチ強度の
属するタッチグループに関する相対アドレスデータ（タ
ッチグループアドレスという）が記憶されている。一例
としてタッチグループ数は１６である。従って、タッチ
グループテーブルに音色コードＶＮとタッチコードＴＣ
Ｈによってアドレスされる。このタッチグループテーブ
ルはパラメータメモリ４７の所定の絶対アドレス（これ
をオフセットアドレスＯＡＤ１という）から始まる記憶
エリアを占めている。このタッチグループテーブルを読
み出すための絶対アドレスデータは、６ビットのタッチ
コードＴＣＨの上位に５ビットの音色コードＶＮを組合
せて１１ビットの相対アドレスデータ（オフセットアド
レスＯＡＤ１を０とするアドレス）を作成し、これをオ
フセットアドレスＯＡＤ１に加算することにより作成さ
れる。

パラメータアドレステーブルは、各キーグループ毎に、
かつ各音色毎に、各タッチグループに対応するフィルタ
パラメータを記憶しているアドレスの相対アドレスデー
タ（パラメータアドレスという）を記憶している。この
パラメータアドレステーブルは、各キーグループ０〜４
３に対応する４４個のキーグループエリアを含んでお
り、このキーグループエリアは上述のキーグループテー
ブルから読み出したキーグループアドレスによってアド
レスされる。各キーグループエリアは音色０〜３１に対
応する３２個の音色別エリアを夫々含んでおり、この音
色別エリアは音色コードＶＮによってアドレスされる。
各音色別エリアはタッチグループ０〜１５に対応する１
６個のアドレス位置を有しており、各アドレス位置は上
述のタッチグループテーブルから読み出したタッチグル
ープアドレスによってアドレスされる。なお、１アドレ
ス位置に２バイト分の記憶位置が割当てられており、そ
こに上記パラメータアドレスデータが１２ビットで記憶
されている。このパラメータアドレステーブルはパラメ
ータメモリ４７の所定の絶対アドレス（これをオフセッ
トアドレスＯＡＤ２という）から始まる記憶エリアを占
めている。このパラメータアドレステーブルを読み出す
ための絶対アドレスデータは、最下位の１ビットを
“０”又は“１”に設定し（これは１アドレス位置が２
バイトつまり２絶対アドレスを占めるため）、その上位
に４ビットのタッチグループアドレスデータを位置さ
せ、更にその上位に５ビットの音色コードＶＮを位置さ
せ、更にその上位に６ビットのキーグループコードを位
置させて合計１６ビットの相対アドレスデータ（オフセ
ットアドレスＯＡＤ２を０とするアドレス）を作成し、
これをオフセットアドレスＯＡＤ２に加算することによ
り作成される。

パラメータバンクは一例として２６２０種類のフィルタ
パラメータを記憶しており、パラメータアドレス０から
２６１９に対応する２６２０個のパラメータ記憶エリア
を含んでいる。１つのパラメータ記憶エリアは３２バイ
トの記憶位置（３２個の絶対アドレス位置）を含んでお
り、１６次数分の１組のフィルタ係数に対応するパラメ
ータを記憶している。１次数分のフィルタ係数は２バイ
トの記憶位置に記憶されており、その内訳は、前述の通
り、１２ビットのフィルタ係数データ（ＣＯＥ）と３ビ
ットの重みづけデータ（ＷＥＩ）と１ビットの偶奇識別
データ（ＥＯ）から成る。但し、重みづけデータ（ＷＥ
Ｉ）と偶奇識別データ（ＥＯ）は１組のパラメータにお
いては各次数間で共通であるため第１次の記憶位置にの
み記憶し、他の次数の記憶位置には記憶しない。しか
し、重みづけデータ（ＷＥＩ）は各次数毎に独立に記憶
するようにすることも可能である。このパラメータバン
クは上述のパラメータアドレステーブルから読み出され
たパラメータアドレスによってアドレスされる。パラメ
ータバンクはパラメータメモリ４７の所定の絶対アドレ
ス（これをオフセットアドレスＯＡＤ３という）から始
まる記憶エリアを占めている。このパラメータバンクを
読み出すための絶対アドレスデータは、１２ビットのパ
ラメータアドレスデータを１７ビットの相対アドレスデ
ータ（オフセットアドレスＯＡＤ３を０とするアドレ
ス）の上位１２ビットに位置させることにより該相対ア
ドレスデータを作成し、これをオフセットアドレスＯＡ
Ｄ３に加算することにより作成される。この絶対アドレ
スデータの下位５ビットを３２ステップで順次変化させ
ることにより、パラメータアドレスによって指定された
１パラメータ記憶エリア内の１６次数分からなる１組の
フィルタパラメータが順次読み出される。

第２１図に示したような階層化されたパラメータメモリ
構造は、メモリ容量を節約することができるので有利で
ある。このようにせずに、４４キーグループ、３２音
色、１６タッチグループの組合せのすべて（２２５２８
通り）に対応して個別にフィルタパラメータを記憶した
とすると、２２５２８×３２バイトの記憶容量が要求さ
れるが、第２１図のようにすればパラメータアドレステ
ーブルの１４０８（＝４４×３２）×３２バイトとパラ
メータバンクの２６２０×３２バイトを合わせた４０２
８×３２バイトの記憶容量しか要求されない。つまり、
キーグループ、音色、タッチグループの組合せが異なっ
ていてもフィルタパラメータは共通のものを使用できる
場合があるので、第21図の例では２２５２８通りの組合
せに対して２６２０種のパラメータを共用する構造とし
ており、これによりメモリ容量の節約を図っている。

＜パラメータプロセシングユニット４５、パラメータセ
レクタ４６、パラメータメモリ４７、パラメータ供給回
路４８、４９：第１５図＞ パラメータプロセシングユニット４５は、前述のスタテ
ィックモードのために、上述したようなパラメータメモ
リ４７の読み出しを制御するものである。プログラムメ
モリ４５１には、上述のようなパラメータメモリ４７の
読み出し制御を実行するプログラムが記憶されている。
プログラムカウンタ４５２はプログラムメモリ４５１を
読み出すためのプログラムステップ信号ＰＣを発生する
もので、８ステージのシフトレジスタ８６と加算器８
７、ゲート８８、８９、エンド検出回路９０を含んでお
り、８チャンネル分のカウント動作を時分割的に行う。
キーオンパルスＫＯＮＰがインバータ９１で反転され、
ゲート８８の制御入力に加わる。このキーオンパルスＫ
ＯＮＰは、鍵の押し始めで信号“１”となるもので、各
チャンネルに対応するものが時分割多重化されている。
加算器８７はシフトレジスタ８６の出力に対してゲート
８９から与えられる“１”を加算するもので、その加算
結果はゲート８８を介してシフトレジスタ８６に与えら
れる。エンド検出回路９０はシフトレジスタ８６の出力
の値がプログラムの最終ステップになったか否かを検出
するもので、最終ステップに至らない場合は信号“０”
を出力し、インバータ９２を介して信号“１”をゲート
８９の制御入力に与え、１カウントアップを指示する信
号“１”が加算器８７に与えられるようにするが、最終
ステップに至った場合は、信号“１”を出力し、インバ
ータ９２を介して信号“０”をゲート８９に与え、該ゲ
ート８９を閉じ、カウントが行われないようにする。

以上の構成により、プログラムカウンタ４５２の内容つ
まりステップ信号ＰＣは、キーオンパルスＫＯＮＰが発
生したとき「０」にリセットされ、以後シフトレジスタ
８６が一巡する毎に（８タイムスロット毎に）１カウン
トアップされ、やがて最終ステップに到達するとカウン
トが停止される。一例としてプログラムステップ数は３
７であり、カウンタ４５２から出力されるステップ信号
ＰＣは「０」から「３６」（最終ステップ）まで順次変
化する。ステップ信号ＰＣはシフトレジスタ８６の出力
であり、８チャンネルのものが時分割多重化されてい
る。

プログラムメモリ４５１は入力されたステップ信号ＰＣ
のステップに応じて選択制御信号ＳＥＬＣ１〜ＳＥＬＣ
４を読み出し、かつオフセットアドレスメモリ４５３を
読み出すためのアドレスデータを読み出す。オフセット
アドレスメモリ４５３は前述のオフセットアドレスＯＡ
ＤＳ〜ＯＡＤ３の値を記憶している。オフセットアドレ
スメモリ４５３から読み出されたオフセットアドレスデ
ータＡＤＯＦ（ＯＡＤＳ〜ＯＡＤ３のいずれか）は加算
器４５４に入力される。加算器４５４はセレクタ４５５
から与えられる相対アドレスデータＲＡＤＤとオフセッ
トアドレスデータＡＤＯＦとを加算し、その出力をアド
レスデータＰＲＡＤとしてパラメータメモリ４７のアド
レス入力に加わる。

キーグループアドレスレジスタ４５６、タッチグループ
アドレスレジスタ４５７、パラメータアドレスレジスタ
４５８は夫々８ステージのシフトレジスタから成り、キ
ーグループアドレスデータＫＥＹＧ、タッチグループア
ドレスデータＴＣＨＧ、パラメータアドレスデータＰＡ
Ｄを各チャンネル毎に時分割的に記憶するものである。
各レジスタ４５６〜４５８の入力側にセレクタ９３〜９
５が設けられており、パラメータメモリ４７から読み出
されたデータが各セレクタの一方の入力に加わる。各セ
レクタ９３〜９５の他方の入力には各レジスタ４５６〜
４５８の出力が加わる。セレクタ９３〜９５の選択制御
信号ＳＥＬＣ２〜ＳＥＬＣ４はプログラムメモリ４５１
から与えられるようになっており、プログラムのステッ
プに応じて、パラメータメモリ４７の読み出し出力デー
タをレジスタ４５６〜４５８に取り込むか、あるいはレ
ジスタ４５６〜４５８に一旦取り込んだデータを循環保
持するかの制御を行う。明らかなように、パラメータメ
モリ４７から前述のキーグループアドレスデータが読み
出されたときこれをキーグループアドレスレジスタ４５
６に取り込み、前述のタッチグループアドレスデータが
読み出されたときこれをタッチグループアドレスレジス
タ４５７に取り込み、前述のパラメータアドレスデータ
が読み出されたときこれをパラメータアドレスレジスタ
４５８に取り込むように選択制御信号ＳＥＬＣ２〜ＳＥ
ＬＣ４が発生される。

各レジスタ４５６〜４５８にストアされたアドレスデー
タＫＥＹＧ、ＴＣＨＧ、ＰＡＤはセレクタ４５５に入力
される。セクタ４５５にはキーコードＫＣ、音色コード
ＶＮ及びタッチコードＴＣＨ更にはプログラムカウンタ
４５２から出力されるステップ信号ＰＣの最下位ビット
ＰＣＬＳＢ及びこのステップ信号ＰＣから「４」（２進
の“１００”）を引いたデータＰＣ−４も入力されてい
る。セレクタ４５５ではプログラムメモリ４５１から与
えられる選択制御信号ＳＥＬＣ１に応じて入力データを
所定の組合せで選択しかつ選択したデータを相対アドレ
スデータＲＡＤＤにおける所定の重みに対応するビット
位置に位置させ、こうして相対アドレスデータＲＡＤＤ
を作成し出力する。

このパラメータプロセシングユニット４５において実行
される３７ステップの処理内容は下記の通りである。

ＰＣ＝０のとき： キーグループテーブル読出し処理 選択制御信号ＳＥＬＣ１によりキーコードＫＣを選択
し、オフセットアドレスデータＡＤＯＦとしてキーグル
ープテーブルのオフセットアドレスＯＡＤＳを読み出
す。また、選択制御信号ＳＥＬＣによりパラメータメモ
リ４７の出力データをキーグループアドレスレジスタ４
５６に取り込む。これにより、パラメータメモリ４７の
キーグループテーブルからキーコードＫＣに対応するキ
ーグループアドレスが読み出され、これがレジスタ４５
６にストアされる。

ＰＣ＝１のとき： タッチグループテーブル読出し処理 信号ＳＥＬＣ１により音色コードＶＮとタッチコードＴ
ＣＨを選択し、最下位ビットにＴＣＨを、その上位にＶ
Ｎを、位置させて相対アドレスデータＲＡＤＤを作成す
る。オフセットアドレスデータＡＤＯＦとしてタッチグ
ループテーブルのオフセットアドレスＯＡＤ１を読み出
す。また、信号ＳＥＬＣ３によりパラメータメモリ４７
の出力データをタッチグループアドレスレジスタ４５７
に取り込む。これにより、パラメータメモリ４７のタッ
チグループテーブルから音色コードＶＮ及びタッチコー
ドＴＣＨに対応するタッチグループアドレスが読み出さ
れ、これがレジスタ４５７にストアされる。

ＰＣ＝２，３のとき： パラメータアドレステーブル読
出し処理 信号ＳＥＬＣ１によりキーグループアドレスデータＫＥ
ＹＧ、音色コードＶＮ、タッチグループアドレスデータ
ＴＣＨＧ、ステップ信号ＰＣの最下位ビットＰＣＬＳＢ
を選択し、最下位ビットからＰＣＬＳＢ、ＴＣＨＧ、Ｖ
Ｎ、ＫＥＹＧの順で位置させて相対アドレスデータＲＡ
ＤＤを作成する。データＡＤＯＦとしてパラメータアド
レステーブルのオフセットアドレスＯＡＤ２を読み出
す。また、信号ＳＥＬＣ４によりパラメータメモリ４７
の出力データをパラメータアドレスレジスタ４５８に取
り込む。これにより、パラメータメモリ４７のパラメー
タアドレステーブルから適切なパラメータアドレスが読
み出され、これがレジスタ４５８にストアされる。前述
の通り、１つのパラメータアドレスデータは１２ビット
から成り、２バイトの記憶位置に記憶されている（第２
１図参照）。ビットＰＣＬＳＢが“０”のとき（ＰＣ＝
２のステップ）、下位８ビットのパラメータアドレスデ
ータが読み出され、ＰＣＬＳＢが“１”のとき（ＰＣ＝
３のステップ）、その上位４ビットのパラメータアドレ
スデータが読み出される。セレクタ９５では、このパラ
メータアドレスデータが１２ビットデータに並列化され
るようにビット位置を振分けてレジスタ４５８にストア
する。

ＰＣ＝４〜３５のとき： パラメータバンク読出し処理 信号ＳＥＬＣ１によりパラメータアドレスデータＰＡＤ
と４減算したステップ信号ＰＣ−４を選択し、最下位ビ
ットからＰＣ−４、ＰＡＤの順で位置させて相対アドレ
スデータＲＡＤＤを作成する。また、データＡＤＯＦと
してパラメータバンクのオフセットアドレスＯＡＤ３を
読み出す。信号ＰＣ−４は、ＰＣ＝４〜３５の３２ステ
ップにおいてその値が「０」から「３１」まで変化す
る。従って、パラメータアドレスによって指定された32
バイトから成る１組のフィルタパラメータ（第２１図参
照）がパラメータメモリ４７のパラメータバンクから１
バイトづつ順次読み出される。

ＰＣ＝３６のとき：プログラムカウンタ４５２をストッ
プし、フィルタパラメータの読み出しシーケンスを終了
する。

パラメータメモリ４７から読み出されたフィルタパラメ
ータはタイミング同期化回路４５９に入力される。この
回路４５９はプログラムステップ信号ＰＣとタイミング
信号発生回路３９のデコーダ５６（第１３図）から与え
られるタイミング信号群ＴＳ１を受入れ、これらの信号
に基づき、各次数のフィルタパラメータを所定のタイミ
ングに同期化して出力する。この同期化回路４５９の出
力はスタティックモード用のフィルタパラメータＳＰＲ
としてパラメータセレクタ４６のＡ入力に与えられる。
パラメータセレクタ４６のＢ入力にはマイコンインタフ
ェース４４（第１１図）から出力されたダイナミックモ
ード用のフィルタパラメータＤＰＲが与えられる。セレ
クタ４６の選択制御入力ＳＢにはマイコンインタフェー
ス４４から出力されたダイナミック／スタティック選択
信号ＤＳが与えられ、ダイナミックモード時はＢ入力の
パラメータＤＰＲを選択し、スタティックモード時はＡ
入力のパラメータＳＰＲを選択する。

セレクタ４６の出力はＡ，Ｂ各系列のパラメータ供給回
路４８、４９に入力される。Ａ系列の回路４８のみ詳細
例を示したが、Ｂ系列の回路４９も同一構成である。パ
ラメータ供給回路４９において、分配回路４８５は、セ
レクタ４６からシリアルに与えられるパラメータデータ
のうちＡ系列のチャンネル１〜４に関するデータを取り
込み、これを各チャンネル別に並列化すると共に、フィ
ルタ係数データ（チャンネル１ではＣＯＥＡ１）、重み
づけデータ（チャンネル１ではＷＥＩＡ１）、偶奇識別
データ（チャンネル１ではＥＯＡ１）の別に並列化し、
これらを各チャンネルに対応する記憶回路４８１〜４８
４に分配する。このような分配制御のために、適宜のタ
イミング信号ＴＳ２がタイミング信号発生回路３９のデ
コーダ５６（第１３図）から発生され、分配回路４８５
に与えられる。

記憶回路４８１〜４８４はチャンネル１について詳細例
を示すが、他のチャンネルに関しても同様である。１２
ビットのフィルタ係数データＣＯＥＡ１はセレクタ９６
を介して１６ステージのシフトレジスタ９７に入力され
る。このフィルタ係数データＣＯＥＡ１は１６タイムス
ロットにおいて１６次数分のデータが時分割多重化され
ており、この１６次数分のデータがシフトレジスタ９７
の各ステージに取り込まれる。シフトレジスタ９７の内
容はセレクタ９６を介して循環保持される。３ビットの
重みづけデータＷＥＩＡＩはラッチ回路９８に入力され
る。１ビットの偶奇識別データＥＯＡ１はラッチ回路９
９に入力される。セレクタ９６及びラッチ回路９８、９
９の制御は、図示しない適宜の制御信号によって適切な
タイミングで行われる。すなわち、スタティックモード
のときは、鍵の押し始めに応答してパラメータメモリ４
７から読み出された１６次数分のパラメータデータが、
タイミング同期化回路４５９、セレクタ４６、分配回路
４８５を経由して記憶回路４８１に入力されるタイミン
グに同期して、セレクタ９６が１６次数分のフィルタ係
数データＣＯＥＡ１をシフトレジスタ９７に取り込み、
ラッチ回路９８、９９が重みづけデータＷＥＩＡ１、偶
奇識別データＥＯＡ１をラッチする。以後、そのチャン
ネルに対して新しい押圧鍵が割当てられるまで、シフト
レジスタ９７、ラッチ回路９８、９９の記憶は保持され
る。一方、ダイナミックモードのときは、マイコンイン
タフェース４４（第１１図）からセレクタ４６、分配回
路４８５を経由して８次数分のダイナミック制御用パラ
メータデータＤＰＲが与えられるタイミングに同期し
て、該パラメータデータＤＰＲのうち８次数分のフィル
タ係数データＣＯＥＡ１をシフトレジスタ９７に取り込
み、重みづけデータＷＥＩＡ１をラッチ回路９８にラッ
チし、偶奇識別データＥＯＡ１をラッチ回路９９にラッ
チする。以後、新たなダイナミック制御用パラメータデ
ータＤＰＲが与えられるまで、シフトレジスタ９７、ラ
ッチ回路９８、９９の記憶は保持される。なお、ダイナ
ミックモードにおいては、シフトレジスタ９７の１６ス
テージのうち、９次から１６次に対応する８ステージに
８次数分のダイナミック制御用パラメータのフィルタ係
数データをストアし、１次から８次に対応する８ステー
ジの内容は０にしておく。

各記憶回路４８１〜４８４のシフトレジスタ９７から出
力されるフィルタ係数データはセレクタ４８６に与えら
れ、そこでタイミング信号ＴＳ３に従って各チャンネル
のものが順次選択され、時分割多重化される。こうし
て、チャンネル１〜４に関するフィルタ係数データが時
分割多重化され、Ａ系列のフィルタ係数データＣＯＥＡ
としてＡ系列の乗算器及びアキュムレータ部４１（第１
４図）に供給される。

各記憶回路４８１〜４８４のラッチ回路９８から出力さ
れる重みづけデータはセレクタ４８７に与えられ、そこ
でタイミング信号ＴＳ４に従って各チャンネルのものが
順次選択され、時分割多重化される。こうして時分割多
重化されたチャンネル１〜４の重みづけデータＷＥＩＡ
はＡ系列の乗算器及びアキュムレータ部４１（第１４
図）に供給される。

各記憶回路４８１〜４８４のラッチ回路９９にラッチさ
れた各チャンネル１〜４の偶奇識別データＥＯＡ１〜Ｅ
ＯＡ４は対応するチャンネルのステートメモリ４０１〜
４０４（第１４図）に並列的に与えられる。

＜ピッチ同期出力回路５０：第１６図＞ 第１６図において、セレクタ５０１のＢ入力にはＡ系列
の乗算器及びアキュムレータ部４１（第１１図、第１４
図）から出力されたチャンネル１〜４のフィルタ済み楽
音信号サンプル値データＳＭＡが時分割多重的に与えら
れる。第１４図のラッチ回路８５において各チャンネル
１〜４のフィルタ済み出力が取り込まれるタイミングは
第２０図のＳＵＭの欄の累算最終タイムスロット（斜線
の部分）であり、これにより、各チャンネル１〜４のフ
ィルタ済みサンプル値データＳＭＡのチャンネルタイミ
ングを示すと第１７図のようになる。セレクタ５０１の
Ｃ入力にはＢ系列の乗算器及びアキュムレータ部４３
（第１１図）から出力されたチャンネル５〜８のフィル
タ済み楽音信号サンプル値データＳＭＢが時分割多重的
に与えられる。このデータＳＭＢのチャンネルタイミン
グは第１７図のようである。

セレクタ５０１のＡ入力には８ステージのシフトレジス
タ５０２の出力が与えられ、該セレクタ５０１の出力は
該シフトレジスタ５０２に入力される。このセレクタ５
０１とシフトレジスタ５０２は、各チャンネル１〜８の
フィルタ済みサンプル値データを第３図のＰＳ１のチャ
ンネルタイミングに示すような１タイムスロット単位の
高速の時分割タイミングに従って時分割多重化するため
のものである。第１３図のデコーダ５６からタイムスロ
ット５７、１３、２６、４６において“１”となるタイ
ミング信号ＩＲＥＧＬＤＡとタイムスロット１１、３
１、４４、６４において“１”となるタイミング信号Ｉ
ＲＥＧＬＤＢが発生され、これが第１６図のセレクタ５
０１のＢ選択制御入力ＳＢとＣ選択制御入力ＳＣに与え
られる。これにより、Ｂ入力に与えられるデータＳＭＡ
のうち、チャンネル１のデータがタイムスロット５７
（これは第３図に示すＰＳ１のチャンネルタイミングの
うちチャンネル１のタイミングに対応する）で選択さ
れ、チャンネル２のデータがタイムスロット１３（第３
図のＰＳ１のチャンネル２のタイミング）で選択され、
チャンネル３のデータがタイムスロット２６（第３図の
ＰＳ１のチャンネル３のタイミング）で選択され、チャ
ンネル４のデータがタイムスロット４６（第３図のＰＳ
１のチャンネル４のタイミング）で選択される。また、
Ｃ入力に与えられるデータＳＭＢのうち、チャンネル５
のデータがタイムスロット１１（第３図のＰＳ１のチャ
ンネル５のタイミング）で選択され、チャンネル６のデ
ータがタイムスロット３１（第３図のＰＳ１のチャンネ
ル６のタイミング）で選択され、チャンネル７のデータ
がタイムスロット４４（第３図のＰＳ１のチャンネル７
のタイミング）で選択され、チャンネル８のデータがタ
イムスロット６４（第３図のＰＳ１のチャンネル８のタ
イミング）で選択される。

タイミング信号ＩＲＥＧＬＤＡ、１ＲＥＧＬＤＢをノア
回路５０３で反転した信号がセレクタ５０１のＡ選択制
御入力ＳＡに与えられる。従って、上述の各タイミング
でシフトレジスタ５０２に取り込まれた各チャンネルの
フィルタ済みサンプル値データは、それ以外のタイミン
グでは該シフトレジスタ５０２で循環保持される。

シフトレジスタ５０２の出力はセレクタ５０４のＡ入力
に与えられる。セレクタ５０４の出力は８ステージのシ
フトレジスタ５０５に入力される。シフトレジスタ５０
５の出力はセレクタ５０４のＢ入力を介して入力側に戻
される。セレクタ５０４及びシフトレジスタ５０５は、
ディジタルフィルタの出力楽音信号をそのピッチに同期
して再サンプリングするためのものである。セレクタ５
０４のＡ選択制御入力ＳＡには入力インタフェース３８
（第１２図）から与えられる遅延されたピッチ同期信号
ＰＳ１Ｄが８タイムスロットの遅延回路５０６を介して
入力される。

第１２図において、ピッチ同期信号ＰＳ１はオア回路５
１を介して６４ステージのシフトレジスタ１００に入力
される。このシフトレジスタ１００で２４タイムスロッ
ト遅延されたピッチ同期信号がアンド回路１０１に入力
され、４０タイムスロット遅延されたものがアンド回路
１０２に入力され、４８タイムスロット遅延されたもの
がアンド回路１０３に入力され、６４タイムスロット遅
延されたものがアンド回路１０４に入力される。各アン
ド回路１０１〜１０４の他の入力には、第１３図のデコ
ーダ５６から発生されたタイミング信号ＰＳＳ１〜ＰＳ
Ｓ４が夫々入力される。各アンド回路１０１〜１０４の
出力はオア回路１０５に与えられ、遅延されたピッチ同
期信号ＰＳ１Ｄが得られる。各信号ＰＳＳ１〜ＰＳＳ４
の発生タイミングは第１３図中にかっこ書きで示した通
りである。そこにおいて、例えば「１ｙ８」なる表示は
８タイムスロット周期で１番目のタイムスロットで信号
“１”が発生することを示す。従って、タイミング信号
ＰＳＳ１の場合、「１ｙ８，３ｙ８」であるから、８タ
イムスロット周期で１番目と３番目のタイムスロットで
夫々信号“１”が発生する。第１３図中の各信号ＰＳＳ
１〜ＰＳＳ４のかっこ内の表示と第３図のＰＳ１のチャ
ンネルタイミングとを参照すれば明らかなように、信号
ＰＳＳ１はＰＳ１におけるチャンネル１と３のタイミン
グで“１”となり、ＰＳＳ２はＰＳ１におけるチャンネ
ル２と６のタイミングで“１”となり、ＰＳＳ３はＰＳ
１におけるチャンネル３と７のタイミングで“１”とな
り、ＰＳＳ４はＰＳ１におけるチャンネル４と８のタイ
ミングで“１”となる。

以上により、チャンネル１と５のピッチ周期信号ＰＳ１
は２４タイムスロット、２と６のＰＳ１は４０タイムス
ロット、３と７のＰＳ１は４８タイムスロット、４と８
のＰＳ１は６４タイムスロット、夫々遅延したものを遅
延されたピッチ同期信号ＰＳ１Ｄとする。このようにチ
ャンネルによって遅延時間が異なる理由は、アダプティ
ブディジタルフィルタ装置２１（第１１図）における各
チャンネル１〜４、５〜８の演算タイミングのずれに合
せたからである。

第16図に戻り、遅延されたピッチ同期信号ＰＳ１Ｄは遅
延回路５０６で更に８タイムスロット遅延され、セレク
タ５０４の入力ＳＡに与えられる。セレクタ５０４は或
るチャンネルの信号ＰＳ１Ｄが“１”のときそのチャン
ネルのフィルタ済みサンプル値データをシフトレジスタ
５０２から取り込み、シフトレジスタ５０５に入力す
る。それ以外のときは、シフトレジスタ５０５の内容が
セレクタ５０４のＢ入力を介して循環保持される。こう
して、セレクタ５０４及びシフトレジスタ505の回路に
おいて、各チャンネルのフィルタ済みサンプル値データ
がそのチャンネルで発生すべき楽音のピッチに同期して
再サンプリングされる。

＜フィルタ演算のピッチ同期／非同期の切替＞ マイコンインタフェース４４（第１１図）から第１２図
のオア回路５１に与えられるピッチ同期／非同期指定信
号ＰＡＳＹは、ピッチ同期でフィルタ演算を行う場合常
に“０”であり、入力インタフェース３８はピッチ同期
信号ＰＳ１に応答してフィルタ演算要求信号φＦ１〜φ
Ｆ８及び遅延されたピッチ同期信号ＰＳ１Ｄを発生す
る。従って、ピッチ同期信号ＰＳ１が発生したとき、つ
まりフィルタをかけるべき楽音信号のピッチに同期した
サンプリング周期で、ディジタルフィルタ演算が行われ
る。これにより、得られるフィルタ特性は移動フォルマ
ントとなる。

ピッチに同期させずにフィルタ演算を行う場合は、ピッ
チ同期／非同期指定信号ＰＡＳＹを常に“１”とする。
従って、第１２図のオア回路５１の出力はピッチ同期信
号ＰＳ１の有無にかかわらず、常に“１”となる。従っ
て、入力インタフェース３８は各フィルタ演算サイクル
（６４タイムスロット）毎に一定周期でフィルタ演算要
求信号φＦ１〜φＦ８及び信号ＰＳ１Ｄを発生する。従
って、ディジタルフィルタ演算におけるサンプリング周
波数はピッチに無関係に一定（例えば５０ｋＨｚ）とな
り、得られるフィルタ特性は固定フォルマントとなる。

＜フィルタ特性の一例＞ 上記実施例によって実現できるフィルタ特性の一例を第
２２図及び第２３図に示す。

第２２図はフィルタの次数を奇数次（３１次）に設定し
た場合に得られる特性の一例を示すもので、ハイパスフ
ィルタ特性を実現したものである。ｆｓ／２はサンプリ
ング周波数ｆｓの１／２であり、ピッチ周期モードのと
きは楽音のピッチに同期した周波数であり、ピッチ非同
期モードのときは一定の周波数である。

第２３図はフィルタの次数を偶数次（３２次）に設定し
た場合に得られる特性の一例を示すもので、ローパスフ
ィルタ特性を実現したものである。

＜変更例＞ 第１６図に示したピッチ同期出力回路５０はシフトレジ
スタ５０２、５０５を用いてチャンネル時分割でピッチ
同期処理を行っているが、これに限らず、各チャンネル
毎に並列的に記憶回路を設け、並列的にピッチ同期処理
を行うようにしてもよい。

上記実施例では、ディジタルフィルタとして係数が対称
性を示すＦＩＲフィルタを用いたが、これに限らず非対
称の係数のＦＲフィルタを用いてもよい。また、フィル
タ型式はＦＩＲに限らずＩＩＲ（無限インパルス応答）
やその他の型式を用いるようにしてもよい。

第２１図に示したパラメータメモリの記憶フォーマット
はこれに限定されず、様々な変更が可能である。例え
ば、そのような階層構造を採用しないようにしてもよ
い。

また、パラメータメモリのアドレスの仕方は上記実施例
に示した手順に限らず、様々な変更が可能である。例え
ば、実施例ではキーグループテーブルを先にアクセス
し、次にタッチグループテーブルをアクセスしている
が、これは逆であってもよい。また、第１５図ではプロ
グラムメモリ４５１に読み出し手順を予め記憶したマイ
クロプログラミング方式を採用し、これによりパラメー
タメモリ４７の読み出しを行うようにしているが、この
ようなマイクロプログラム方式によらずに、完全なハー
ドワイヤード回路あるいは完全なソフトウェアプログラ
ムによって読み出し制御を行うようにしてもよい。

また、上記実施例では複音型の電子楽器においてこの発
明を適用しているが、単音型の電子楽器においても適用
することができるのは勿論である。また、専用の電子楽
器に限らず、楽音信号発生又は処理機能を持つ装置一般
においてこの発明を適用することができる。

上記実施例では、トーンジェネレータからアダプティブ
ディジタルフィルタ装置に入力されるディジタル楽音信
号サンプル値データそれ自体がピッチに同期してサンプ
リングされた状態となっているものとしているが、これ
に限らない。例えば、ピッチ非同期の固定サンプリング
周期でサンプリングされたディジタル楽音信号をディジ
タルフィルタ装置に入力する場合でも、ピッチ同期信号
によってこの入力ディジタル楽音信号をサンプリングし
直しながらピッチに同期したフィルタ演算動作を行うよ
うにすればよい。

また、上記実施例ではピッチ同期信号発生回路はトーン
ジェネレータ内に含まれており、そこで発生したピッチ
同期信号をアダプティブディジタルフィルタ装置に導入
するようにしているが、これに限らない。例えば、ピッ
チに同期したサンプリング周期を持つディジタル楽音信
号をディジタルフィルタに入力する場合、このディジタ
ル楽音信号のサンプル値データの変化を検出することに
よりピッチ同期信号を発生し、こうして発生したピッチ
同期信号によってフィルタ演算動作を制御するようにし
てもよい。

【図面の簡単な説明】

第１図はこの発明の概要を示すブロック図、 第２図はこの発明の一実施例に係る電子楽器の全体構成
を示すブロック図、 第３図は同実施例における主要な信号のタイミングを示
すタイミングチャート、 第４図は第２図のトーンジェネレータ内に含まれるピッ
チ同期信号発生回路の一例を示すブロック図、 第５図はＦＩＲフィルタの基本構成を示すブロック図、 第６図及び第７図は直線位相ＦＩＲフィルタにおけるイ
ンパルス応答の対称性の一例を次数Ｎが奇数のときと偶
数のときについて夫々示すグラフ、 第８図及び第９図は直線位相ＦＩＲフィルタにおける周
波数応答特性の一例を次数Ｎが奇数のときと偶数のとき
について夫々示すグラフ、 第１０図はフィルタ係数を求めるための手順の一例を示
すフローチャート、 第１１図は第２図におけるアダプティブディジタルフィ
ルタ装置の一例を示すブロック図、 第１２図は第１１図における入力インタフェースの一例
を示すブロック図、 第１３図は第１１図におけるタイミング信号発生回路の
一例を示すブロック図、 第１４図は第１１図におけるステートメモリと乗算器及
びアキュムレータ部の一例（すなわちＦＩＲ型ディジタ
ルフィルタ回路の一例）を示すブロック図、 第１５図は第１１図におけるパラメータプロセシングユ
ニットとパラメータ供給回路の一例を示すブロック図、 第１６図は第１１図におけるピッチ同期出力回路の一例
を示すブロック図、 第１７図はフィルタ演算タイミングを制御する各種信号
の発生例を示すタイミングチャート、 第１８図は第１４図に示されたディジタルフィルタ回路
において偶数次（３２次）から成るフィルタ特性を実現
する場合のＦＩＲ型フィルタ演算の基本動作を説明する
ための略図、 第１９図は同じディジタルフィルタ回路において奇数数
（３１次）から成るフィルタ特性を実現する場合のＦＩ
Ｒ型フィルタ演算の基本動作を説明するための略図、 第２０図は第１４図に示したようなＡ、Ｂ２系列のディ
ジタルフィルタ回路における８チャンネル分のフィルタ
演算動作タイミングを示す図、 第２１図は第１１図及び第１５図に示されたパラメータ
メモリにおける記憶フォーマットの一例を示す図、 第２２図及び第２３図は第２図乃至第２１図に示された
この発明の一実施例において実現されるフィルタ特性の
一例を奇数次と偶数次について夫々示す図、である。 １１０……ディジタルフィルタ回路、１１１……パラメ
ータ発生手段、１１２……ゲート、１１３，１１４……
セレクタ、１０……鍵盤、１１……鍵タッチ検出器、１
８……トーンジェネレータ、１９……ピッチ同期信号発
生回路、２１、２２……アダプティブディジタルフィル
タ装置、４０、４２……ステートメモリ、４１、４３…
…乗算器及びアキュムレータ部、４５……パラメータプ
ロセシングユニット、４７……パラメータメモリ、５０
……ピッチ同期出力回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】所定のサンプリング周期に従ってサンプリ
   ングされた楽音信号のディジタルサンプル値データを入
   力して順次遅延し、サンプリング時点が順次ずれた最大
   でｎ個のディジタルサンプル値データを提供する遅延手
   段、及び、この遅延手段により提供されるサンプリング
   時点が順次ずれた複数のディジタルサンプル値データと
   フィルタ係数とを演算することによりフィルタ演算を行
   う演算手段、を有するディジタルフィルタ回路と、 フィルタ演算の次数を偶数次又は奇数次のどちらかに設
   定する偶奇パラメータを発生するパラメータ発生手段
   と、 前記演算手段におけるフィルタ演算で使用する前記複数
   のディジタルサンプル値データとして、前記偶奇パラメ
   ータに応じて前記ｎ以下の所定の偶数又は奇数個のサン
   プル値データを選択し、他の遅延サンプル値データを該
   フィルタ演算から除外する切換え手段と を具えたディジタルフィルタ装置。